JP2005515544A - 局所同期回路間の情報交換 - Google Patents
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Abstract
Description
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- クロック入力および記憶要素を有する局所同期回路モジュールであって、前記クロック入力は、前記局所同期回路モジュール内の前記記憶要素間で転送される情報の記憶を時間設定するために用いられる局所同期回路モジュールと、
前記クロック入力にカップリングされた入力および出力を有する遅延回路であって、前記遅延回路は、クロック発振器に組み込まれた時、少なくとも前記記憶要素間で情報を転送するのに必要な期間と同じ長さのクロック期間を保証する遅延を提供する遅延回路と、
さらなる回路と、
前記記憶要素と前記さらなる回路との間の情報転送を時間設定するハンドシェイク信号を生成するハンドシェイク回路であって、前記遅延回路を備え、これによりハンドシェイクトランザクション中のハンドシェイク信号の少なくとも一部が、前記遅延回路を通って走行することにより時間設定され、且つ前記クロック入力に付与されて前記局所同期回路モジュールをクロッキングするハンドシェイク回路と、
を備えたデジタル電子回路。 - 前記デジタル電子回路は前記局所同期回路モジュールの制御下に前記遅延回路の出力と入力との間のカップリングを別ルートで行う別ルート化回路を具備し、前記別ルート化回路は、遅延線に局所クロック発振を自主的に発生させる局所経路と、前記さらなる回路により同期されたハンドシェイク回路を通して、前記遅延線に前記ハンドシェイク信号の少なくとも一部を通過させるハンドシェイク経路との間のカップリングを別ルートで行う、請求項1に記載のデジタル電子回路。
- 前記さらなる回路が、一時的に重複された情報交換トランザクションを使用して動作するように配置され、前記局所経路は、前記遅延回路の出力から入力への信号遷移フィードバックを不能とする不能化入力を有し、前記不能化入力は、前記さらなる回路が最後の前の情報交換トランザクションの最終部を完了するまで、フィードバックを不能とする前記さらなる回路の出力にカップリングされる、請求項2に記載のデジタル電子回路。
- 前記最後の前の情報交換トランザクションの最終部が完了する前に、前記さらなる回路による前記局所経路を介しての前記カップリングの不能化を取消す可能化回路を具備し、前記取消しは、前記局所同期回路モジュールからの命令信号の制御の下で選ばれる、請求項3に記載のデジタル電子回路。
- 前記さらなる回路は、それぞれハンドシェイクインタフェースを有する複数のユニットを備え、前記別ルート化回路は、前記ハンドシェイクインタフェースの選ばれた1つを介して前記カップリングを別ルートで行い、前記ハンドシェイクインタフェースの前記の選ばれた1つは、前記局所同期回路モジュールの制御の下で選ばれる、請求項2に記載のデジタル電子回路。
- 前記さらなる回路は、前記局所同期回路モジュールにカップリングされたアドレスおよびデータインタフェースを有するメモリを備え、前記記憶要素と前記さらなる回路との間の情報転送は、アドレスとデータの転送とを含み、前記別ルート化回路は、前記局所同期回路モジュールが前記メモリにアクセスする時前記ハンドシェイク経路を通って、その後前記局所経路通って前記カップリングを行う、請求項2に記載のデジタル電子回路。
- 前記さらなる回路は、前記局所同期回路モジュールにカップリングされたアドレスおよびデータインタフェースを有するメモリを備え、前記メモリは、データが利用可能であり同時にメモリが次のアドレスを受信する準備ができていることを示すレディー信号を生成するように配置され、前記ハンドシェイク経路は、活性状態にある時、前記レディー信号を前記メモリの要求入力に供給し、前記不能化入力は、前記レディー信号がデータ利用可能を示すまで前記局所経路を不能とするように配置される、請求項3に記載のデジタル電子回路。
- 前記局所同期回路モジュールは、複数の局所同期回路モジュールの1つであり、各局所同期回路モジュールは、そのクロック入力にカップリングされたそれ自体のハンドシェイク回路およびそれ自体の遅延回路を有し、前記デジタル電子回路は、前記局所同期回路モジュールと前記ハンドシェイク回路との間にカップリングされたアービタおよびマルチプレクサおよび/またはデマルチプレクサを具備し、前記アービタは、前記マルチプレクサおよび/または前記デマルチプレクサを介しての前記局所同期回路モジュールからの情報交換を伴って、前記局所同期回路モジュールのうちの異なるモジュールからのハンドシェイクトランザクションが進行する順序を仲裁するものである、請求項1に記載のデジタル電子回路。
- 前記さらなる回路は、アドレスと重複して読み出しデータを転送するメモリであり、前記デジタル電子回路は、各局所同期回路モジュール用の交換モジュールを具備し、前記交換モジュールは、メモリがあたかも他のどの局所同期回路モジュールと共有されていないように見えるように設計される、請求項8に記載のデジタル電子回路。
- クロック入力および記憶要素を有する局所同期回路モジュールであって、前記クロック入力は、前記局所同期回路モジュール内の前記記憶要素間で転送される情報の記憶を時間設定する局所同期回路モジュールと、
前記クロック入力にカップリングされた入力および出力を有する遅延回路であって、前記記憶要素間での情報転送に必要な時間間隔と少なくとも同じ大きさの遅延を提供する遅延回路と、
さらなる回路を接続するコネクションと、
前記記憶要素と前記さらなる回路のコネクションとの間における情報転送を時間設定するハンドシェイク信号を生成するハンドシェイク回路であって、前記遅延回路を備え、これによりハンドシェイクトランザクション中のハンドシェイク信号の少なくとも一部が、前記遅延回路を通して走行することにより時間設定され、且つ前記クロック入力に付与されて前記局所同期回路モジュールをクロッキングするハンドシェイク回路と、
を備えたシステムコンポーネント。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP02075578 | 2002-01-02 | ||
PCT/IB2002/005204 WO2003060727A2 (en) | 2002-01-02 | 2002-12-06 | Information exchange between locally synchronous circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005515544A true JP2005515544A (ja) | 2005-05-26 |
JP4404637B2 JP4404637B2 (ja) | 2010-01-27 |
Family
ID=8185592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003560754A Expired - Fee Related JP4404637B2 (ja) | 2002-01-02 | 2002-12-06 | 局所同期回路間の情報交換 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7185220B2 (ja) |
EP (1) | EP1464001B1 (ja) |
JP (1) | JP4404637B2 (ja) |
KR (1) | KR100956304B1 (ja) |
CN (1) | CN100507891C (ja) |
AT (1) | ATE350712T1 (ja) |
AU (1) | AU2002367038A1 (ja) |
DE (1) | DE60217408T2 (ja) |
WO (1) | WO2003060727A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008535305A (ja) * | 2005-03-22 | 2008-08-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 非同期遅延を実現する電子回路 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004066092A2 (en) * | 2003-01-23 | 2004-08-05 | University Of Rochester | Multiple clock domain microprocessor |
DE10303673A1 (de) * | 2003-01-24 | 2004-08-12 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Asynchrone Hüllschaltung für eine global asynchrone, lokal synchrone (GALS) Schaltung |
JP2007164286A (ja) * | 2005-12-09 | 2007-06-28 | Sony Corp | 情報信号処理装置、機能ブロックおよび機能ブロックの制御方法 |
US7856516B2 (en) | 2006-10-27 | 2010-12-21 | Kyocera Mita Corporation | Interfacing incompatible signaling using generic I/O and interrupt routines |
WO2009147566A1 (en) * | 2008-06-02 | 2009-12-10 | Koninklijke Philips Electronics N.V. | Asynchronous communication |
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CN101377691B (zh) * | 2008-09-05 | 2012-01-11 | 无锡中星微电子有限公司 | 一种apb总线跨时钟域访问的电路及方法 |
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CN114024893A (zh) * | 2021-11-18 | 2022-02-08 | 群联电子股份有限公司 | 时钟重整电路模块、信号传输系统及信号传输方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3560793B2 (ja) * | 1997-11-27 | 2004-09-02 | 株式会社東芝 | データ転送方法 |
US7065665B2 (en) * | 2002-10-02 | 2006-06-20 | International Business Machines Corporation | Interlocked synchronous pipeline clock gating |
-
2002
- 2002-12-06 DE DE60217408T patent/DE60217408T2/de not_active Expired - Lifetime
- 2002-12-06 CN CNB028266161A patent/CN100507891C/zh not_active Expired - Fee Related
- 2002-12-06 JP JP2003560754A patent/JP4404637B2/ja not_active Expired - Fee Related
- 2002-12-06 AU AU2002367038A patent/AU2002367038A1/en not_active Abandoned
- 2002-12-06 KR KR1020047010450A patent/KR100956304B1/ko not_active IP Right Cessation
- 2002-12-06 WO PCT/IB2002/005204 patent/WO2003060727A2/en active IP Right Grant
- 2002-12-06 EP EP02806352A patent/EP1464001B1/en not_active Expired - Lifetime
- 2002-12-06 AT AT02806352T patent/ATE350712T1/de not_active IP Right Cessation
- 2002-12-06 US US10/500,520 patent/US7185220B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US7185220B2 (en) | 2007-02-27 |
CN1666186A (zh) | 2005-09-07 |
AU2002367038A1 (en) | 2003-07-30 |
JP4404637B2 (ja) | 2010-01-27 |
AU2002367038A8 (en) | 2003-07-30 |
CN100507891C (zh) | 2009-07-01 |
ATE350712T1 (de) | 2007-01-15 |
KR100956304B1 (ko) | 2010-05-10 |
WO2003060727A2 (en) | 2003-07-24 |
DE60217408D1 (de) | 2007-02-15 |
KR20040073538A (ko) | 2004-08-19 |
DE60217408T2 (de) | 2007-10-04 |
EP1464001A2 (en) | 2004-10-06 |
US20050141257A1 (en) | 2005-06-30 |
WO2003060727A3 (en) | 2004-03-11 |
EP1464001B1 (en) | 2007-01-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051205 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081117 |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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