TWI396977B - 具有多工記憶體之資料處理裝置 - Google Patents

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TWI396977B
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Description

具有多工記憶體之資料處理裝置
本發明係關於一種裝置，其中之處理是由不同電路存取同一埠記憶電路來執行。
在理論上用多埠記憶器使不同電路獨立存取同一記憶電路為一理想解決辨法。但在實作上，真正之多埠記憶器卻並不理想，因其較傳統式單埠記憶器之間接費用要大很多。因此，單埠記憶器常被用做準多埠記憶器。
美國US 5,706,482號文件中說明一種有一準多埠記憶器之裝置，它包括一單埠記憶電路來儲存圖像資料。一第一電路執行寫入處理及一第二電路執行讀取處理，二者均可存取該記憶器。在記憶埠與第一電路間提供一先進先出寫入佇列而在記憶埠與第二電路間提供一先進先出讀取佇列。一仲裁器電路在先入先出讀取佇列下溢時能使從記憶器讀取資料。否則該先進先出寫入佇列即被允許存取而執行來自第一電路經緩衝之寫入命令。該記憶器在較第一及第二電路讀取及寫入頻率為高之頻率上被存取。該US 5,706,482號文件指出該記憶器之寫入與讀取速度至少應分別為將資料寫進寫入緩衝器之速度及將資料從讀取緩衝器讀取速度之兩倍。
高記憶速度為一缺點。它造成高功率消耗並且對該裝置之操作速度會加以限制。
本發明之一目的是提供一種裝置，具有一單埠記憶器及至少兩個於其中可 用較低記憶存取速度獨立存取該記憶器之電路。
本發明之又一目的是存取記憶器之該等電路均可在其本身周期時鐘信號控制下操作而當記憶器被其他電路存取時不必為等待而將執行暫停一個時鐘周期。
本發明之另一目的是當存取記憶器之至少兩個電路有互不相同之時鐘周期時可減小所需之存取速度。
本發明之再一目的是提供一種裝置，具有單埠記憶器及至少兩個不用多位置先入先出佇列而獨立存取該記憶器之電路。
本發明之裝置如申請專利範圍第1項所述。在該裝置中，一定時電路在第一處理電路輸出存取要求(包括有記憶位址)之有效間隔中與在該有效間隔中接受存取要求之定期開始時間之間實現一可變之相位延遲(本文中所稱接受記憶存取要求僅指記憶電路以不需要再保留該要求之方式開始處理該要求)。處理來自第二處理電路之存取要求在可接受下一要求前會增大該相位延遲。但來自第二處理電路之存取要求僅當第一資料處理電路所造成增大之相位延遲仍在該有效間隔內時才會被處理。在後續有效間隔中該相位延遲會逐步減小，直至特定效力持續時間之延遲在該特定有效間隔結束前存在至少一個最小記憶重複周期為止。因有可變相位延遲而減小對記憶存取速度之要求。
因相位延遲保持在要求之有效間隔內，來自第一資料處理電路之要求總會在第一資料處理電路將其輸出之有效間隔內被捕獲。不必使第一資料處理電路要暫停一個操作週期來等待要求被接受。因此，在一實施例中是用單一暫存器來捕捉要求資訊而不用先入先出來緩衝可能增至兩個或更多之要求。該暫存器甚至可為來自兩個資料處理電路之連續儲存要求所共享，因 為來自第一資料處理電路之要求總是保持有效至來自第二資料處理電路之要求被捨棄為止。
在一實施例中，定時電路包括各時鐘電路，用於第一及第二資料處理電路之定期時鐘操作而使有新存取要求在其上之各頻率總和(除處理理由外)小於最小記憶重複周期之倒數。於是可保證來自定期時鐘處理電路之所有存取要求均被加以處理而第二處理電路則僅在其存取要求可在足夠早之時間被處理之情形下提出存取要求，使其能在已提出後續存取要求之第一資料處理電路之時鐘周期結束前處理完畢。
在一實施例中，定時電路包括一異步仲裁電路。每一處理電路在定期開始時間(時鐘發出滴答聲時)輸出存取要求(包括有記憶位址等)而該仲裁電路則對衝突排妥次序。待記憶器能接受一要求時，仲裁電路先接受先被提出之要求。若兩個處理電路同時提出存取要求時，仲裁電路即決定接受要求之次序。
在一實施例中，可變延遲之實現是重複先透過仲裁電路接受來自一處理電路之要求然後執行所需記憶存取之自我定時活動。此一自我定時活動產生一用以存取記憶之第三時鐘(定時)信號而使記憶存取對處理時鐘有可變之移相(此處所言之接受記憶器存取要求僅指自我定時電路把該要求複製入一緩衝暫存器中)。以此方式，當必須為所有要求服務時，對記憶器速度之要求減至記憶器之性能不應小於處理電路存取率之總和。應注意這只是在不同處理電路之存取率不同時對記憶器速度之要求較先前技術為低。
在仲裁器所引入之自我定時活動延遲前納入該仲裁器並無助於最小記憶重複周期。這減小了對記憶器之速度要求。
若兩個處理電路同時要求存取記憶器，且最快處理電路之要求被最後處理 時，此一要求在小於最快處理電路時鐘周期之記憶存取時間後被處理。當來自最快處理電路之存取要求正在被自我定時活動處理之時間間隔中時，來自最快處理電路之下一存取要求可能已發生。此一第二要求以短於先前一個對時鐘時間之延遲被接受。在後續存取中，相位延遲逐步減小，直至延遲變為零或有一慢處理元件要求存取時為止。發生後者之情形時，在時鐘與接受快處理元件記憶要求間之延遲已被減至接受要求後所餘及下一時鐘滴答聲之時間至少為記憶器存取時間(及某些附加時間)之程度。
因此，在一實施例中是用自我定時活動中之單一暫存器來捕捉存取資訊，而不必用先入先出來緩衝可能增至兩個或更多之要求。因自我定時活動在仲裁器之後，暫存器即由來自兩個資料處理電路之後續儲存要求所共享。
最小記憶重複周期不必超過來自快處理電路後續要求間之時間間隔太多。若並未錯過來自一處理電路之要求時，兩個處理電路之存取要求頻率總和應小於記憶器存取時間之倒數。當一個處理電路之存取頻率小於另一個者時，所需之記憶存取速度也因而小於快處理電路者之兩倍。通常當慢資料處理電路之存取頻率為快資料處理電路者十分之一時，其記憶速度僅需較快處理電路之速度高百分之十。
可提供一資料暫存器來響應讀取要求而從記憶器讀取資料。當讀取要求僅以一低頻率產生時，讀取資料須按一低率加以更新，使其可被一個或多個電路處理並且無特別之定時要求。尤其是當僅有第二資料處理電路以低於第一資料處理電路之要求頻率產生讀取要求時，保證可在用於第二資料處理電路之固定延遲內讀取資料。
在一實施例中，讀取及寫入資料之寬度不同，讀取資料(就第二資料處理電路而言)包括複數個寫入字(從第一資料處理電路)。因此，以來自第二資料處理電路之低要求率可實現一高資料率，而可有僅稍微超過快資料處理電 路要求率之最小記憶重複頻率。
記憶器可為在一積體電路內沿著一列相繼幾何位置所安排之資料庫所組成。若如此時，線延遲對含有記憶器存取時間及線延遲總和之存取時間會大有貢獻。此等線延遲對存取頻率造成之減小可藉對具有耦合至各記憶庫相繼各級之管道內不同記憶庫進行存取而減輕。最好是每一記憶庫均有一在對其資料庫存取時重複從管道中在其前面之一個庫先接收一存取要求再將此一要求向下傳給其後面一個庫之自我定時活動。在該實施例中，若僅靠兩個相鄰記憶庫間之線延遲而並非線沿著所有相繼記憶庫行進之延遲，記憶器之性能則受限制。
10a‧‧‧第一資料處理電路
10b‧‧‧第二資料處理電路
11a‧‧‧第一時鐘電路
11b‧‧‧第二時鐘電路
12‧‧‧選擇器電路
14‧‧‧多工器電路
15‧‧‧同步電路
16‧‧‧暫存器
18‧‧‧儲存單元(記憶器)
19‧‧‧資料暫存器
30‧‧‧第三時鐘脈衝
32，34，36‧‧‧脈衝
40‧‧‧異步仲裁器
41a，b‧‧‧時鐘正反器
42a，b‧‧‧及閘
44a，b‧‧‧米勒C-元件
46‧‧‧或閘
50a，b，c，d‧‧‧記憶資料庫
60a，b‧‧‧暫存器
150‧‧‧轉發電路
152‧‧‧定序電路
ACC1，2‧‧‧存取要求
ACK‧‧‧連繫交換
CLK1，2‧‧‧時鐘電路
CLK3‧‧‧記憶循環觸發脈衝
Cdel‧‧‧控制電路所引起延遲
D‧‧‧延遲
D0‧‧‧小延遲值
Fm‧‧‧記憶頻率
Macc‧‧‧記憶存取時間
P‧‧‧重複循環
Pm‧‧‧記憶存取周期最小持續時間
Req‧‧‧連繫交換
SEL‧‧‧選擇信號
T1‧‧‧第一電路10a重複循環持續時間
T2‧‧‧第二電路10b重複循環持續時間
t1，2‧‧‧瞬時
Wdel‧‧‧線延遲
本發明裝置之此等及其他優點從所附圖式及其解說中業已明白。
圖1所示為具有用於兩項處理之記憶器及電路之電路；圖2為存取周期長短及為時間函數之延遲；圖3為圖1電路中涉及之信號；圖4為定時電路之一部分；圖4a為定時電路之另一部分；圖5為記憶器之結構；及圖6為一供選擇之具有記憶器之電路。
圖1所示為一具有一第一資料處理電路10a、一第二資料處理電路10b、一第一時鐘電路11a、一第二時鐘電路11b、一選擇器電路12、一多工器14、一同步電路15、一暫存器16、一記憶器18及一資料暫存器19之電路。第一時鐘電路11a耦合至第一資料處理電路10a及選擇器電路12。第二時鐘電路11b耦合至第二資料處理電路10b及選擇器電路12。第一及第二資料處理電 路10a，b有耦合至多工器14輸出之存取要求資訊輸出，多工器14有一耦合至暫存器16一輸入之輸出。選擇器電路12有一耦合至多工器14一控制輸入之選擇輸出及耦合至同步電路15之一定時控制輸出。同步電路15有一耦合至暫存器16及記憶器18之定時輸出。資料暫存器19有耦合至記憶器18之一些輸入及一耦合至第二資料處理電路10b之輸出。
在顯示驅動器之應用上，記憶器18儲存諸如像素資料之圖像資訊，第二資料處理電路則為一依讀自記憶器18之資料來控制顯示幕(未示出)上像素內容之顯示控制電路(即「資料處理」，包括但不限於控制顯示幕上之資訊)。在此一應用上，第一資料處理電路10a為一計算像素資料之處理器、一接收機電路或一像機處理器。第一資料處理電路10a將像素資料寫至記憶器18可供第二資料處理電路10b於稍後讀取。來自資料處理電路10a，b之存取要求資訊包括一用以對記憶器18中一位置定址之位址、一對存取賦能/除能之控制位元、一讀/寫控制位元及可供選擇之資料。但應知本發明並非僅限於該等要求。例如記憶器可包含一位址計算器，用來更新一位址以便用於來自資料處理電路10a，b之一之要求。在此情形下，來自該資料處理電路之存取要求中可不必供應位址。其他資訊可不待指定而按默認供應，只要標明該要求是來自可用默認之資料處理電路10a，b之一即可。
在操作中，電路之定時是由時鐘電路11a，b與選擇器電路12之組合來控制。第一與第二資料處理電路10a，b在其各自時鐘電路所決定之循環中操作。資料處理電路10a，b之每一個均能在其特定循環中產生新存取要求資訊。多工器14將該存取要求資訊從所選定之資料處理電路10a，b之一傳送至暫存器16，存取要求資訊被閂鎖在該處。(可用傳統式多工電路，諸如其中之一輸出是以導電方式連接至輸出之匯流排型電路。)暫存器16將閂鎖之資訊傳送至記憶器18，記憶器18在存取要求資訊控制下存取一記憶位置。若 為一連同位址及資料之寫入要求時，記憶器18將資料存入被該位址定址之位置。若為一連同位址之讀出要求時，記憶器18從該被定址之位置讀取資料並使資料被鎖入資料暫存器19。選擇器電路12決定將來自資料處理電路10a，b何者之存取要求資訊閂鎖於暫存器16中。選擇器電路12觸發同步電路15，此一電路決定何時閂鎖該存取要求資訊及何時開始使用該被閂鎖存取要求資訊之記憶存取周期。
資料處理電路10a，b之周期重複率實質上可不同，例如可相差一個10之因數。在一例中，第一處理電路10a有一周期持續時間，在其中供應一P1=100毫微秒(F1=1/P1)之有效存取要求資訊而第二處理電路10b有一P2=1000毫微秒(F2=1/P2)之對應持續時間。可用相繼存取間之可變選擇周期來存取記憶器18。記憶存取周期之最小持續時間Pm為記憶存取時間(Macc)、線延遲(Wdel)及控制電路所引起額外時間(Cdel)之總和。因此，Pm=Macc+Wdel+Cdel。記憶之最大存取頻率Fm為記憶存取之倒數Fm=1/Pm。頻率F1，F2應為最大記憶頻率Fm大於第一及第二資料處理電路10a，b頻率之總和F1+F2。在頻率之舉例中F1=10 Mhz而F2=1 Mhz，需要至少為11 Mhz之記憶頻率。
當已知第一資料處理電路10a並非在其所有周期中而僅在其k分數周期中(k=2/3)發出存取要求時，情形會更緩和至：Fm>k※F1+F2這說明了僅處理k※F1個來自第一資料處理電路10a存取要求之必要。
選擇器電路12從慢資料處理電路10b來選擇當慢資料處理電路10b提供存取要求資訊後即被儘速複製至暫存器16之存取要求資訊。也就是對來自快資料處理電路10a存取要求之選擇在此時被加以延遲。
圖2所示為在快資料處理電路10a提供存取要求資訊之時間與該存取要求資 訊被以時間為函數複製至暫存器16時間之間之延遲D。此外，數字顯示出同步電路15所發動觸發複製入暫存器16之相繼周期與觸發記憶存取周期間之實際持續時間P。(應注意延遲及持續時間僅以每一周期界定，但為清晰之故而是以連續曲線繪出)。
可看出延遲D起初有一小值D0而記憶存取循環之重複周期P則等於第一資料處理電路10a重複循環之持續時間T1。在來自第二資料處理電路10b之存取要求資訊被選擇之瞬間t2上，延遲D增大一個等於記憶存取循環最小長度Tm之量。隨後，記憶存取循環P重複周期之長度降至用於若干存取循環之最小長度Pm。這使得延遲D在每一存取循環後減小T1-Tm之差直至到達原來之小延遲D0為止。隨後記憶存取周期之重複周期Tm增至第一資料處理電路10a之周期持續時間T1。
應注意因為存取周期是隨同存取控制資訊存在後之延遲D0開始，也因為T1>Tm，就初始延遲D0後所存在之存取要求資訊於附加之延遲D0+Tm後仍然存在之意義而論，在最壞情形下之延遲D小於第一資料處理電路10a之周期持續時間。選擇Fm>F1+F2之周期頻率可保證在第二資料處理電路10b下一周期開始而使延遲增大前將延遲D減至D0。如此可保證不必使第一資料處理電路10a等待存取記憶，或用一附加緩衝器對來自第一資料處理電路10a之存取要求資訊加以緩衝。
也應注意後文所述之可將記憶存取管道化。若如此時，持續時間Pm並不相當於記憶存取所需之全部時間，而僅相當於處理單一管道級中要求之持續時間。當Pm由初始管道級(或為僅有之一級)決定時，它包括在此級中處理之持續時間，另加記憶存取時間及線延遲。
圖3所示為各循環之定時。圖中之軌跡CLK1(時鐘信號1)與CLK2(時鐘信號2)顯示來自第一及第二時鐘電路11a，b之時鐘信號，軌跡ACC1(存取要求 1)與ACC2(存取要求2)顯示存取要求事件。軌跡SEL(選擇信號)顯示來自選擇電路12之選擇信號，軌跡CLK3顯示記憶循環觸發脈衝。
起初為圖2所示有一小延遲D0之情形。來自第一資料處理電路10a之存取要求資訊被選擇。響應時鐘信號1(CLK1)中之前兩個時鐘脈衝，幾乎立即產生記憶循環觸發脈衝(CLK3)將存取要求資訊載入暫存器16而隨後在所載入存取要求資訊之控制下對該存取要求加以處理。於是記憶循環觸發脈衝(CLK3)間之延遲此時等於時鐘信號1(CLK1)之持續時間T1。
時鐘信號1(CLK1)中第三時鐘脈衝30之開始與時鐘信號2(CLK2)中一時鐘脈衝同時到達(此為最壞情形；時鐘脈衝不必一致)。現在選擇電路選擇來自第二資料處理電路10b之存取資訊並且響應時鐘信號2(CLK2)中之脈衝而幾手立即產生一記憶循環觸發脈衝(CLK3)將存取要求資訊載入暫存器16。
接下來選擇信號SEL被交回至第一資料處理電路10a並且一俟記憶電路之速度允許即於記憶循環觸發脈衝(CLK3)中產生一脈衝32將對應於時鐘信號1(CLK1)中脈衝30之存取要求資訊載入暫存器16並且開始記憶存取循環。應注意雖然脈衝32對脈衝30較時鐘信號1(CLK1)中先前脈衝有大很多之延遲，但該延遲仍小於直至第一資料處理電路10a改變存取要求資訊ACC1符合下一脈衝34為止之時間間隔。響應時鐘信號1(CLK1)中之下一脈衝34，在一新記憶存取循環能開始前，亦即在一時間間隔Tm後，立即在記憶循環觸發脈衝(CLK3)中產生一脈衝36。於是在時鐘信號1(CLK1)中之脈衝與記憶循環觸發脈衝(CLK3)中對應脈衝間之延遲逐漸減小。
應注意改變存取要求資訊ACC1所需之時間應短至專為第二資料處理電路10b提供一循環所造成之延遲不會使該存取要求資訊正在改變時被載入。不過改變存取要求資訊之時間間隔極小(例如小於0.5 nsec)而對10 MHz循環頻率上之最大可容許延遲並無太大影響。
亦應注意圖3所示之最壞情形，亦即時鐘信號1(CLK1)中第三時鐘脈衝30之開始與時鐘信號2(CLK2)中時鐘脈衝之開始同時到達。若時鐘信號2(CLK2)中時鐘脈衝之開始超前第一資料處理電路10a時鐘脈衝之開始時，來自第二處理電路10b之存取要求也被立即處理，但卻要在來自第一資料處理電路10a之超前存取要求已被處理之情形下。不過在此情形中對來自第二處理電路10b要求之處理會在第一資料處理電路10a之時鐘循環中較早結束而會在該時鐘循環中留下較圖3所示更多之時間。若時鐘信號2(CLK2)之開始晚於第一資料處理電路10a時鐘脈衝之開始時，來自第一資料處理電路10a之存取要求先被處理。在此情形下對來自第二資料處理電路10b要求之處理在來自第一資料處理電路10a之存取要求被處理後隨即開始，而且若有需要時可繼續至第一資料處理電路10a之下一時鐘循環中。因此，在下一時鐘循環中對來自第一資料處理電路10a要求之處理根本不需要被延遲，或在下一時鐘循環中可留下較圖3所示更多之時間。
在一實施例中會看出資料處理電路10a，b不需要在其每一時鐘循環中要求存取。若如此時，施加至選擇器電路12之時鐘信號在不提出要求之循環中可予除能。於是在有一來自資料處理電路10a之存取要求被除能情形下延遲D之增加會較快減小，或在有一來自資料處理電路10b之存取要求被除能情形下可防止延遲D之增加。
當資料處理電路10a，b均僅是寫入資料時，並無資料需要從記憶器18退回。資料暫存器19則是為慢(第二)資料處理電路10b產生讀取要求時所提供。若為讀取存取時，記憶器18將已被讀取之資料及當已有讀取資料存在時之一負載信號發送至資料暫存器19。該電路有一效應，即讀取資料至少從一對應存取要求後之預定時間Tm+Am起一直存在，這樣可有一延遲Am來讀取資料及一最大延遲Tm來結束在讀取循環前面一存取循環中之存取。應注 意記憶讀取循環之持續時間可能與一記憶寫入循環不同。在此情形下記憶讀取循環之持續時間應短至直到存取要求資訊ACC1被改變為止之延遲大於記憶讀取循環。因第二資料處理電路10b之時鐘慢得多，讀取資料僅在其被載入資料暫存器19後被負載。
當來自資料處理電路10a，b之存取要求被同步化時，已有讀取資料存在於存取要求後之一預定時間間隔Da-Db中。在此情形下資料暫存器19可被省略，或從第二資料處理電路10b定時。
當兩個資料處理電路均能發出讀取要求時，最好是為二者各提供一資料暫存器19，並按照該讀取要求之來源被負載(例如在被延遲之選擇信號SEL控制下)。
圖4所示為選擇電路一部分之實施例。該電路有用以耦合至時鐘電路11a，b(未示出)之輸入及用以耦合至同步電路15(未示出)之連繫交換REQ，ACK。該電路包括一異步仲裁器40(互斥元件)、一對時鐘正反器41a，b、一對及閘42a，b、一對不對稱米勒C-元件44a，b、及一或閘46。仲裁器40為已知類型，它把與輸入信號在該處被升高之輸入相對應之輸出加以升高，但每次最多只有一個輸出被保持於高。米勒C-元件44a，b亦為已知，且其類型為若其全部輸入信號為邏輯高時即升高其輸出信號，但當輸入並未標示一"+"號而變低時則降低輸出信號。
時鐘電路11a，b(未示出)之輸出被耦合至有耦合至仲裁器40輸入之輸出之時鐘正反器41a，b之時鐘輸入。仲裁器40有分別耦合至及閘42a，b之第一輸入之輸出。及閘42a，b有耦合至或閘46之輸入及不對稱米勒C-元件44a，b之+輸入之輸出。米勒C-元件44a，b有耦合至及閘42a，b之反相輸入及時鐘正反器41a，b之重置輸入之輸出。異步介面之CK輸入被耦合至米勒C-元件44a，b之對稱輸入。或閘46之輸出被耦合至異步介面之REQ輸出。及 閘42a，b之輸出被用以控制多工器14(未示出)。
在操作中當時鐘電路11a，b之一升高其輸出信號時，相對應正反器41a，b之輸出變高。一俟至少其一個輸入為高時，仲裁器40即升高對應之輸出。及閘42a傳送此一升高，產生信號來控制用以選擇存取要求資訊之多工器。或閘46響應及閘42a經升高之輸出而產生一經升高之要求信號REQ。當此一要求透過輸入信號ACK被確認時，米勒C-元件44a重置時鐘正反器41a，在其上仲裁器之響應是使其至及閘42a之輸入低。結果或閘46降低該REQ信號。對此之回應是降低ACK信號，接下來該電路又可進行下一循環。應注意一俟仲裁器使其至及閘42a之輸入低時，即可接受在等候中之來自資料處理電路10b之要求。但只要前一記憶連繫交換尚未完成，米勒C-元件44a之輸出則為高而防止及閘42b之輸出變高。如此即出現兩個順序之存取且可防止來自不同來源記憶存取之重疊。
在一典型實施例中同步電路15為已知類型，有一至選擇器電路12及記憶器18之連繫交換介面。在響應來自選擇器電路之要求信號時，同步電路15對一確認加以證實且促使暫存器16負載該存取要求資料。當該資料被負載且該要求被解除確證時，同步電路15解除對確認之證實。一旦存取要求資料被載入暫存器16，同步電路15即發起與記憶器18之連繫交換。一俟完成連繫交換，同步電路15又能確認來自選擇器電路12之下一要求。
圖4a所示為一使用連繫交換信號之同步電路15典型實施例之簡圖。在此實施例中，同步電路15包括一轉發電路150、一定序電路152及一米勒C-元件154。轉發電路150及定序電路152為標準之異步電路且其實施均為已知。為清晰之故，此等電路組件是以象徵方式繪出。來自選擇器電路12(未示出)之要求輸入及來自定序電路152之第一要求輸入被耦合至米勒C-元件154之輸入。米勒C-元件154有一輸出耦合至選擇器電路12之確認輸入、定序 電路152之第一確認輸入及暫存器16之時鐘輸入。定序電路152之第二要求輸出及確認輸入被耦合至記憶器18(未示出)。定序電路152之第二要求輸出及確認輸入被耦合至轉發電路150。
在操作中，一來自選擇器電路12之要求信號在定序電路152也輸出一要求信號時被處理。在此情形下，該要求資訊被定時於暫存器16中並對選擇器電路12及定序電路152確認其要求。定序電路152之響應是對記憶器18發送一要求信號，於是記憶器18以儲存在暫存器16中之存取資訊進行記憶存取。一俟完成記憶存取，記憶器發回一確認信號。然後定序器152對轉發器150發送一確認信號，轉發器150以一要求信號為回應，該信號又被傳送至米勒C-元件154。
當選擇器電路12在定序電路發送一新要求信號前發出要求信號時，米勒C-元件154直到定序電路發出一新要求信號始予回應。於是暫存器16之定時及對記憶器18發出一要求均被延遲直到從前一記憶存取之開始起經過至少一最小記憶存取周期為止。
在諸如移動顯示裝置之許多應用上，記憶器包括若干個記憶資料庫。該等資料庫常被依序安排在一長地理距離上，例如對應於顯示器上不同像素範圍之位置上。此等長地理距離會導致大的線延遲而使記憶頻率Fm低。將記憶存取要求加以管道化可避免此一問題。
圖5所示為用於圖1電路中記憶電路之一例。該電路包括一些記憶資料庫52a-d及一些同步電路50a-d。同步電路50a-d被安排成為從暫存器16傳送存取要求資訊管道內之各級。此管道內之第一級有對同步電路15連繫交換之介面。此外，在管道內相繼兩級間提供有連繫交換介面。同步電路有耦合至記憶資料庫52a-d之輸出。
在操作中，同步電路50a-d之每個均重複先接收並閂鎖來自其左鄰之存取要 求資訊然後在傳送資訊至其右鄰時將此資訊施加至其相關記憶資料庫。對接收存取要求資訊之要求一俟該存取要求資訊被儲存即儘速予以確認，隨後該存取要求資訊(例如一位址、讀/寫控制及可選擇寫入資料)被施加至對應之記憶資料庫。僅在資料庫已處理該存取要求資訊且該資訊被傳送至其右鄰時才會接受下一要求。
應知圖5中之結構是藉減小兩個通信電路間之線延遲效應而將記憶存取循環長度Tm減至最小，因而可有高記憶頻率Fm。如此亦可有高循環頻率用於資料處理電路10a，b。亦應知在記憶器中可用其他形式之管道而且若記憶器在無管道即可有足夠快之循環時間情形下，根本不需要管道。
在一實施例中，從資料庫52a-d所讀資料是響應一讀取要求而並聯輸出。在此實施例中從每一資料庫所讀資料在相關資料庫已產生資料時最好鎖入相關之對應資料暫存器(未示出)中。如此，從記憶器之每一讀取字均較寫入字為寬，這對在低頻率上需要很寬字(例如圖像線)之顯示器頗為有用。
雖已就連繫交換介面對電路加以說明，但應知不用連繫交換介面亦可用單邊觸發介面。例如，同步電路15可安排成在接到一要求時觸發一最小持續時間脈衝而備妥在該脈衝結束時接受一新要求。該脈衝可用以觸發記憶器18及暫存器16。當可保證被觸發電路反應夠快而在下一觸發脈衝到達時已準備妥當時，即不需要連繫交換。但連繫交換也有其優點，即可在不知系統中其他副模組速度下設計系統副模組。同樣地，對時鐘電路11a，b可用連繫交換介面而不用圖中所述之脈衝介面。在本實施例中，時鐘電路11a，b將時鐘之下一脈衝加以延遲，其延遲量足可使相關資料處理電路10a，b在要求被確認時產生下一存取要求資訊並開始下一循環。於是可調整時鐘電路11a，b施加至資料處理電路10a，b之時鐘頻率。但應注意在此實施例中用於快(第一)資料處理電路10a之第一時鐘電路11a僅調適其頻率。它在插 入一記憶循環用於第二資料處理電路10b時不必對記憶循環之大小作突然之相位跳越。同樣地，不用異步介面亦可用同步介面，例如自一共用時鐘源從時鐘電路11a，b取得時鐘信號，例如以不同頻率分割比來除一較高頻率時鐘，或使一時鐘電路對另一時鐘電路鎖相。
若如此時，用於暫存器16及記憶器18之控制脈衝亦可取自與其他時鐘電路同步之時鐘。例如，若時鐘11a，b分別在N1※F0與N2※F0頻率上同步走時，可讓用於暫存器16之時鐘在無延遲時以N1※F0走而在從第二資料處理電路10b收到一存取要求時以(N1+N2)※F0走直至趕上延遲為止。
不用除法或閂鎖時鐘亦可用一時鐘多工器對+記憶器18提供時鐘，它從記憶器18之一個別時鐘或從第一處理電路之第一時鐘電路11a傳送信號。在本實施例中該個別時鐘於有存取要求來自第二處理器10b時被啟動而以高於第一時鐘電路11a之頻率走。來自該個別時鐘之信號在授予來自第二處理器10b之存取要求後被傳送，至少直到該個別時鐘超過在第一時鐘電路11a周期較早部分開始之第一時鐘電路11a之時鐘信號為止，該部分大於第一時鐘電路11a周期結束前之一最小記憶存取周期。
應知此一結構可允許用單一暫存器16來緩衝資料處理電路10a，b與記憶器間之所有資訊，但當然也可用更多之暫存器。
圖6所示為一實施例，其中在第一資料處理電路10a與多工器14而非暫存器16間用一暫存器60a。暫存器60a可在如圖1中暫存器16之相同時間被負載(但在來自第二資料處理電路10b之存取被接受之時間點上可免去負載)。當來自第二資料處理電路10b存取要求資訊之持續時間T2大於直至該存取要求資訊已被記憶器18處理之最壞延遲2※Tm時，並不需要用於第二資料處理電路10b之暫存器。
本發明雖已就從一資料處理電路並聯供應之存取要求資訊加以說明，但應知在不脫離本發明情形下此一資訊亦可部分或全部串聯供應，只要其不違背定時限制即可。
同樣地，亦可有較兩個資料處理電路10a，b更多之每個均以其本身輸出在其本身頻率上定期產生存取要求資訊之電路透過多工器14耦合至暫存器16。例如，若存取頻率之總和不超過記憶存取頻率時可用若干個快資料處理電路及一個慢資料處理電路。在另一例中可用一個快資料處理電路及若干個慢資料處理電路。
總之，若有N個資料處理電路而且若N-1乘以最小記憶周期持續時間適於任一處理器之循環持續時間中時，該電路即保證存取要求資訊在循環持續時間結束前會被暫存器捕捉到，即使是另一處理電路已先被授予存取，但頻率之總和要小於最小記憶循環長度之倒數。
10a‧‧‧第一資料處理電路
10b‧‧‧第二資料處理電路
11a‧‧‧第一時鐘電路
11b‧‧‧第二時鐘電路
12‧‧‧選擇器電路
14‧‧‧多工電路
15‧‧‧同步電路
16‧‧‧暫存器
18‧‧‧儲存單元(記憶器)
19‧‧‧資料暫存器

Claims (15)

  1. 一種資料處理裝置，包括第一及第二資料處理電路(10a，b)，每個均有一用以輸出記憶存取要求之輸出，至少該第一資料處理電路(10a)輸出每個均在各別效力持續時間間隔中之各別存取要求；一多工電路(14)，具有耦合至第一及第二資料處理電路(10a，b)之輸入；記憶電路(16，18)，具有用以接受相繼來自該多工電路(14)輸出之存取要求之一輸入，每個要求均至少隨在接受前一存取要求之一最小記憶重複周期之後；定時電路(11a，b，12，15)，耦合至第一及第二資料處理電路(10a，b)及記憶電路(16，18)，且每個均被安排成實質上定期對第一及第二資料處理電路(10a，b)之操作加以定時而使得效力持續時間間隔實質上為具有定期性質，定時電路(11a，b，12，15)被安排成：選擇來自第一資料處理電路(10a)每一特定存取要求在提出此一特定存取要求之效力持續時間間隔內被接受之接受時間點，以及延遲在效力持續時間間隔內接受時間點之位置，以響應從第二資料處理電路(10b)所傳送之存取要求，其中該定時電路包括分別耦合至第一及第二資料處理電路(10a，b)時鐘輸入之第一及第二時鐘電路(11a，b)，藉以使所提出之存取要求由第一及第二資料處理電路(10a，b)分別在第一及第二時鐘電路(11a，b)之第一及第二頻率上更換，該第一及第二頻率之總和小於最小記憶重複周期之倒數。
  2. 如申請專利範圍第1項之資料處理裝置，其中該定時電路包括一異步仲裁 器電路(40)，具有耦合至第一及第二時鐘電路(11a，b)之一些輸入及一耦合至該多工電路(14)一控制輸入之輸出，該仲裁器電路(40)被安排成來控制多工電路(14)從第一及第二資料處理電路(10a，b)中之何者傳送存取要求，該仲裁器電路(40)在第一及第二資料處理電路(10a，b)時鐘信號轉移之先來先被服務之基礎上從資料處理電路(10a，b)中加以選擇。
  3. 如申請專利範圍第2項之資料處理裝置，包括一異步定時器電路(15)，具有一耦合至異步仲裁器電路(40)並且安排成產生一用於存取記憶器(18)之定時信號之觸發輸入，該異步定時器電路(15)當異步仲裁器電路(40)選擇一要求並且在一前一最小記憶重複周期已經結束時每次觸發一記憶存取循環。
  4. 如申請專利範圍第1項之資料處理裝置，該記憶電路包括一暫存器(16)及一儲存單元(18)，該暫存器(16)耦合於第一資料處理電路(10a)與該儲存單元(18)之間，用以閂鎖至少來自第一資料處理電路(10a)之存取要求資訊以備在定時電路(11a，b，12，15)已決定延遲時在定時電路(11a，b，12，15)之控制下供儲存單元(18)使用。
  5. 如申請專利範圍第1項之資料處理裝置，其中該記憶電路(12，18)包括用以響應一存取要求以執行一相繼步驟之一系列相繼耦合之管道級(50a-d)，該最小記憶重複周期相當於該等管道級之一執行該等步驟之一所需之時間間隔。
  6. 如申請專利範圍第5項之資料處理裝置，其中該等記憶電路(12，18)包括記憶資料庫(52a-d)，每個均耦合至該等管道級(50a-d)之一，用以相繼處理不同資料庫(52a-d)中之每一要求。
  7. 如申請專利範圍第6項之資料處理裝置，其中該等資料庫(52a-d)被安排在沿著一積體電路上一空間列之相繼位置上，具有一些讀取資料輸出用 以響應沿著該列相繼位置上要求中之讀取要求來輸出所讀資料，第二資料處理電路(10b)包括耦合至該等輸出之顯示器驅動電路。
  8. 如申請專利範圍第1項之資料處理裝置，包括一耦合於記憶電路(16，18)與第二資料處理電路(10b)間之資料暫存器(19)，用以響應要求中之讀取要求來複製讀自記憶電路(10a，b)之讀取資料並在處理第一資料處理電路(10a)之存取要求中將該讀取資料供應至第二資料處理電路(10b)。
  9. 如申請專利範圍第8項之資料處理裝置，其中該等記憶電路(12，16)包括複數個具有第一資料字長度之資料庫(52a-d)，該等要求中之寫入要求包括資料庫選擇資訊及第一資料字長度之寫入資料，該資料暫存器(18)有一第二資料字長度用以響應每一讀取要求而從複數個資料庫(52a-d)並列接收資料。
  10. 如申請專利範圍第1項之資料處理裝置，其中該第二資料處理電路(10b)包括一些顯示器驅動器用以視讀取資料而定來驅動一顯示裝置之內容而處理來自記憶器之讀取資料。
  11. 如申請專利範圍第1項之資料處理裝置，其中延遲該接受時間點之位置是用來允許處理來自該第二資料處理電路之存取要求。
  12. 一種資料處理裝置，包括第一及第二資料處理電路(10a，b)，每個均有一用以輸出記憶存取要求之輸出，至少該第一資料處理電路(10a)輸出每個均在各別效力持續時間間隔中之各別存取要求；一多工電路(14)，具有耦合至第一及第二資料處理電路(10a，b)之輸入；記憶電路(16，18)，具有用以接受相繼來自該多工電路(14)輸出之存取要求之一輸入，每個要求均至少隨在接受前一存取要求之一最小記憶重複周期之後； 定時電路(11a，b，12，15)，耦合至第一及第二資料處理電路(10a，b)及記憶電路(16，18)，定時電路在第一資料處理輸出存取要求之效力持續時間間隔中與在該效力持續時間間隔中自第一資料處理電路接受存取要求之定期開始時間之間控制一可變之相位延遲；其中，定時電路控制該可變之相位延遲以響應從第二資料處理電路(10b)所傳送之存取要求。
  13. 如申請專利範圍第12項之資料處理裝置，其中該記憶電路接收來自第二資料處理電路之存取要求僅當第一資料處理電路所造成增大之相位延遲仍在該效力持續時間間隔才會被處理。
  14. 如申請專利範圍第13項之資料處理裝置，其中該可變之相位延遲會逐步減小，直至一特定效力持續時間間隔之延遲在該效力持續時間間隔結束前存在至少一個最小記憶重複週期為止。
  15. 如申請專利範圍第12項之資料處理裝置，其中該定時電路用於每個實質定期時鐘操作，以實質定期該效力持續時間間隔。
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