KR20060017876A - 멀티플렉스된 메모리를 갖는 데이터 처리 회로 - Google Patents

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KR20060017876A
KR20060017876A KR1020057024121A KR20057024121A KR20060017876A KR 20060017876 A KR20060017876 A KR 20060017876A KR 1020057024121 A KR1020057024121 A KR 1020057024121A KR 20057024121 A KR20057024121 A KR 20057024121A KR 20060017876 A KR20060017876 A KR 20060017876A
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요젭 엘 더블유 케셀즈
아이반 안드레지크
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

데이터 처리 장치는 각기 자신의 주기적 클럭 신호의 제어하에 동작하여, 상기 클럭 신호가 상이한 주파수를 가질 수도 있으며/있고 자율적이 될 수 있는 다수의 처리 회로를 포함한다. 다수의 처리 회로는 각기 메모리 액세스 요청을 출력하는 출력을 가지며, 상기 액세스 요청은 특정 프로세서의 클럭 신호에 의해 규정된 유효 지속기간 간격 동안 그 출력에서 머물고 있다. 멀티플렉싱 회로는 액세스 요청을 메모리로 멀티플렉스한다. 메모리는 선행하는 액세스 요청을 수용한 다음에 오는 액세스 요청을 수용할 수 있기 전에 최저 메모리 반복 주기를 필요로 한다. 처리 회로들의 클럭 주기는 최저 메모리 반복주기보다 길다. 타이밍 회로는 제1 데이터 처리 회로로부터의 각각의 특정 액세스 요청이 수용되는 수용 시점을 선택한다. 특정 요청이 수용되는 시점은 항상 특정 액세스 요청이 만들어지는 유효 지속기간 간격 내에 있다. 타이밍 회로는 상기 유효 지속기간 간격 내 수용 시점의 위치를 변경하여 그 위치가 지연되게 함으로써, 다른 프로세서로부터의 액세스 요청이 사전에 수용되게 한다. 그 위치는 제1 데이터 처리 회로로부터 후속하는 액세스 요청이 인가되는 동안 후속 단계에서 다시 유효 지속기간의 시점을 향하여 이동된다.

Description

멀티플렉스된 메모리를 갖는 데이터 처리 회로{DATA PROCESSING CIRCUIT WITH MULTIPLEXED MEMORY}
본 발명은 상이한 회로에 의해 실행된 프로세스들이 동일한 단일 포트 메모리 회로를 액세스하는 장치에 관한 것이다.
이론상, 멀티포트 메모리는 상이한 회로가 동일한 메모리 회로를 독립적으로 액세스하게 해주는 이상적인 해결책이었다. 그러나, 실제로, 실제 멀티포트 메모리는 그러하지 못한데, 그 이유는 이들이 통상의 단일포트 메모리와 비교하여 상당한 오버헤드를 수반하고 있기 때문이다. 그러므로, 단일포트 메모리는 종종 의사(pseudo) 멀티-포트 메모리를 구현하는데 사용되기도 한다.
미국 특허등록 제 5,706,482 호에는 이미지 데이터를 저장하는 단일 포트 메모리 회로를 포함하는 의사 멀티-포트 메모리를 갖는 장치가 알려져 있다. 판독 프로세스를 실행하는 제1 회로와 기록 프로세스를 실행하는 제2 회로는 모두 메모리를 액세스한다. FIFO 기록 큐는 메모리 포트와 제1 회로와의 사이에 제공되며, FIFO 판독 큐는 메모리 포트와 제2 회로와의 사이에 제공된다. 중재기 회로는 FIFO 판독 큐가 언더플로우일 때 데이터가 메모리로부터 판독되게 한다. 그러하지 않다면, FIFO 기록 큐가 허가되어 제1 회로로부터 버퍼된 기록 명령들을 실행하도록 액세스된다. 메모리는 제1 및 제2 회로에 의한 판독 및 기록 액세스의 주파수보나 높은 주파수에서 액세스된다. 미국 특허등록 제 5,706,482 호에는 메모리의 기록 및 판독 속도가 각기 기록 버퍼로의 데이터의 기록 속도 및 판독 버퍼로부터 데이터의 판독 속도의 적어도 두배이어야 한다고 기술하고 있다.
메모리 속도가 높은 것은 유익하지 않다. 이것은 전력소모를 많게 하여 장치의 동작 속도에 제약을 주는 문제가 있다.
본 발명의 목적은 적어도 두개의 회로가 단일 포트 메모리 및 메모리를 독립적으로 액세스하는 낮은 메모리 액세스 속도를 이용할 수 있는 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리를 액세스하는 회로들이, 다른 회로가 메모리를 액세스하는 동안 대기하는 한 클럭 사이클 동안 실행을 중지하지 않고도, 실질적으로 각기 자체의 클럭 신호의 제어하에 동작할 수 있게 한 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리를 액세스하는 적어도 두 회로들이 서로 상이한 클럭 주기로 동작할 때 요구되는 액세스 속도를 줄이는 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 단일 포트 메모리와 멀티포지션 FIFO 큐를 사용하지 않고 메모리를 독립적으로 액세스하는 적어도 두개의 회로를 갖는 장치를 제공하는 것이다.
본 발명에 따른 장치는 청구범위의 청구항 1에 개시되어 있다. 이 장치에서, 타이밍 회로는 제1 처리 회로가 (예를들면, 메모리 어드레스를 포함하는) 액세스 요청을 출력하는 유효 간격의 주기적 시작 시간들과 유효 간격내에서 액세스 요청의 수용(본 명세서에서는 요청이 더이상 잔류될 수 없다는 방식으로 메로리 회로가 요청을 처리하는 것을 시작하는 의미하는 것으로 메모리 액세스 요청을 수용하는 것)과의 사이의 가변 위상 지연(variable phase delay)을 실현한다. 제2 처리 회로로부터 액세스 요청을 처리하면 새로운 요청이 수용될 수 있기 전에 위상 지연이 증가된다. 그러나, 그러한 제2 처리 회로로부터의 액세스 요청은 제1 데이터 처리 회로의 결과적으로 증가한 위상 지연이 유효 간격 내에 잔류할 때만 처리된다. 후속하는 유효 주기에서, 특정한 유효 주기에서의 지연은 그 특정한 유효 간격의 종료 전에 적어도 하나의 최저 메모리 반복 주기에 놓여 있을때 까지, 위상 지연은 후속 단계에서 줄어든다. 가변 위상 지연을 허용함으로써, 메모리 액세스 속도에 부과된 속도 요건은 줄어든다.
위상 지연이 요청의 유효 간격내에 잔류하기 때문에, 제1 데이터 처리 회로로부터의 요청은 이들이 제1 데이터 처리 회로에 의해 출력되는 유효 간격내에서 항상 획득될 수 있다. 동작 사이클 동안 요청을 수용하기 위하여 제1 데이터 처리 회로의 멈춤을 대기하게 할 필요는 없다. 따라서, 본 발명의 실시예에서는, 둘 또는 그 이상의 요청으로까지도 증가할 수 있는 다수의 요청을 버퍼링하는 FIFO를 이용하지 않고도, 하나의 레지스터를 사용하여 요청 정보를 획득한다. 레지스터는 두 데이터 처리 회로로부터의 요청을 연속하여 저장하기위해 공유될 수도 있는데, 이것은 제2 데이터 처리 회로로부터의 요청이 버려질 수 있을 때까지 제1 데이터 처리 회로로부터의 요청이 항시 유효한 상태로 남아있기 때문이다.
본 발명의 실시예에서, 타이밍 회로는 제1 및 제2 처리 회로의 동작을 주기적으로 클럭하기위한 클럭 회로를 포함하여, 새로운 액세스 요청이 유효해지는 (또는 독립적인 이유를 처리하는 것을 제외하고 유효해 질 수 있는) 주파수들의 합이 최저 메모리 반복 주기의 역수보다 적게 되도록 한다. 그래서, 주기적으로 클럭된 처리 회로로부터의 모든 액세스 요청이 확실하게 처리되며 액세스 요청이 충분히 일찍 처리될 수 있을 때 제2 처리 회로가 액세스 요청을 발생하도록 하여, 후속 액세스 요청을 발생한 제1 데이터 처리 회로의 클릭 주기가 종료하기 전에 그 처리가 완료되게 한다.
본 발명의 실시예에서, 타이밍 회로는 비동기 중재회로를 포함한다. 각 처리 회로는 주기적 시작 시간(클럭 틱(clock ticks)) 에서 (다른 것들 중에서 메모리 어드레스를 포함하는) 액세스 요청을 출력하며 중재회로는 충돌을 정리한다. 일단 메모리가 요청을 수용하면, 중재 회로는 처음 발생한 요청을 먼저 수용한다. 만일 두 처리 회로가 액세스 요청을 동시에 발생하면, 중재 회로는 어느 순서로 액세스를 허용할지를 결정한다.
본 발명의 실시예에서, 처리 회로들 중의 한 회로로부터의 요청을 중재 회로를 통해 반복적으로 수용한 다음 요구된 메모리 액세스를 실행하는 셀프-타임 동작(self-timed activity)을 도입함으로써 가변 지연을 실현한다. 이러한 셀프-타임 동작은 메모리를 액세스하는 제3 클럭 (타이밍) 신호를 발생하여, 메모리 액세스가 처리 클럭에 대하여 가변 위상 시프트를 갖도록 한다 (본 명세서에서는 셀프-타임 회로가 버퍼 레지스터 내 요청을 복사한 것을 의미하는 것으로 사용되는 것 처럼 메모리 액세스 요청을 수용하는 것임). 이러한 방식으로, 모든 요청이 서비스될 때, 메모리 속도 요건이 줄어든다. 즉, 메모리의 성능은 처리 회로들의 액세스 속도의 합보다 적어야 한다. 이것은 서로 다른 처리 회로의 액세스 속도가 상이한 경우 종래 기술의 해결책에 대하여 메모리에 보다 낮은 속도 요건을 부과할 뿐임을 알아야 한다.
셀프-타임 동작에 앞서 중재기를 포함시킴으로써, 중재기에 의해 도입된 지연은 최저 메모리 반복 주기에 기여하지 못한다. 이것은 메모리에 부과된 속도 요건을 줄여준다.
만일 두 처리 회로가 메모리를 동시에 액세스하도록 요청하면, 그리고 가장 빠른 처리 회로의 요청이 나중에 처리된다면, 이러한 요청은, 가장 빠른 처리 회로의 클럭의 클럭 주기보다 적은, 메모리 액세스 타임 이후에 수용된다. 가장 빠른 처리 회로로부터의 액세스 요청이 셀프-타임 동작에 의해 처리되는 시간 간격동안, 가장 빠른 처리 회로로부터의 다음번 액세스 요청이 이미 발생할 수 있다. 이러한 두번째 요청은 이 요청이 먼저번 요청보다 먼저 주문된 클럭 시간에 비해 적은 지연으로 수용된다. 후속하는 액세스에서, 지연이 제로일때까지 혹은 느린 처리 회로가 액세스를 요청할 때까지, 위상 지연은 후속 단계에서 줄어든다. 후자가 발생하는 시간까지, 클럭과 빠른 처리 회로의 메모리 요청의 수용과의 사이의 지연은 요청을 수용한 이후 남아있는 시간 정도 및 다음번 클럭 틱이 적어도 메모리 액세스 시간(및 약간의 타이밍 오버헤드)일 정도까지 줄어들었다.
따라서, 본 발명의 실시예에서, 둘 또는 그 이상의 요청으로까지 증가할 수도 있는 다수의 요청을 버퍼하는 FIFO을 사용하지 않고도, 액세스 정보를 획득하는데 셀프-타임 동작에서 단일 레지스터가 사용된다. 셀프-타임 동작은 중재기의 배후에 있기때문에, 두 데이터 처리 회로로부터의 요청을 연속하여 저장하기 위해 레지스터가 공유된다.
최저 메모리 반복 주기는 빠른 처리 회로로부터의 연속하는 요청들 사이의 시간 간격보다 더욱 빠르게 할 필요는 없다. 처리 회로로부터 어느 요청도 빠뜨리지 않아야 한다면, 두 처리 회로의 액세스 요청 주파수들의 합은 메모리 액세스 시간의 역수보다 적어야 한다. 하나의 처리 회로의 액세스 주파수가 다른 처리 회로의 액세스 주파수보다 적을 때, 필요로하는 메모리 액세스 속도는 빠른 처리 회로의 메모리 액세스 속도의 두배보다 적다. 전형적으로, 느린 처리 회로의 액세스 주파수가 빠른 처리 회로의 액세스 주파수의 십분의 일 일때, 메모리 속도는 빠른 처리 회로의 속도보다 십 퍼센트만 높게 할 필요가 있다.
판독 요청에 응답하여, 메모리로부터 판독된 데이터를 수신하는 데이터 레지스터가 제공될 수도 있다. 판독 요청이 낮은 주파수에서만 발생될 때, 특수한 타이밍 요건이 없이도 하나 또는 그 이상의 처리 회로에 의해 처리될 수 있도록, 판독된 데이터는 낮은 속도로 리프레쉬될 필요가 있다. 특히, 제2 데이터 처리 회로가 판독 요청을 제1 데이터 처리 회로의 요청 주파수보다 낮은 주파수에서 발생할 때, 판독된 데이터는 제2 데이터 처리회로에 의해 사용을 위하여 고정된 지연내에서 유효해 질 것이 보증된다.
본 발명의 실시예에서, 판독 및 기록 데이터 폭은 (제1 데이터 처리 회로로부터의) 다중 기록 워드를 포함하는(제2 데이터 처리 회로용) 판독 데이터와 다르다. 그래서, 제2 데이타 처리 회로의 낮은 주파수 속도로 높은 데이터 속도를 구현할 수 있어서, 빠른 데이터 처리 회로의 요청 주파수보다 약간 높은 최저 메모리 반복 주파수가 허용된다.
메모리는 집적 회로의 행을 따라 연속하는 기하학적 위치에 배열된 뱅크들로 구성될 수 있다. 이 경우, 배선 지연이 메모리 액세스 시간과 배선 지연의 합으로 이루어진 액세스 시간에 상당히 영향을 미치게 된다. 이러한 배선 지연에 의한 액세스 주파수의 감소는 각기 메모리 뱅크에 연결된 연속 스테이지를 갖는 파이프라인에서 상이한 메모리 뱅크로의 액세스를 실행함으로써 경감될 수 있다. 바람직하게는, 각각의 메모리 뱅크는, 필요하다면 그의 뱅크로의 액세스를 실행하면서, 파이프라인에서 그의 앞에 있는 메모리로부터의 액세스 요청을 반복적으로 수신한 다음 이 요청을 그의 뒤에 있는 메모리에게 전송하는 셀프-타임 동작을 수행한다. 이러한 본 발명의 실시예에서, 모든 연속하는 뱅크를 따라 이어지는 배선들의 지연 대신에 이웃하는 두 메모리 뱅크들 사이의 배선 지연 때문에 메모리의 성능이 제한된다.
도 1은 메모리와 두개의 프로세스를 위한 회로를 갖는 회로를 도시하는 블록도,
도 2는 시간 함수로서 액세스 주기의 지속과 지연을 도시하는 도면,
도 3은 도 1에 도시된 회로에서 사용된 신호를 도시하는 도면,
도 4는 타이밍 회로부를 도시하는 도면,
도 4a는 타이밍 회로부의 다른 실시예를 도시하는 도면,
도 5는 메모리 아키텍처를 도시하는 도면,
도 6은 메모리를 갖는 다른 회로를 도시하는 도면.
본 발명에 따른 장치의 진술한 목적과 다른 목적은 첨부의 도면과 이들의 설명으로부터의 명백해질 것이다.
도 1은 제1 데이터 처리 회로(10a), 제 2 데이터 처리 회로 (10b), 제1 클럭 회로(11a), 제 2 클럭 회로(11b), 선택기 회로(12), 멀티플렉서(14), 동기화 회로(15), 레지스터(16), 메모리(18) 및 데이터 레지스터(19)를 포함한다. 제1 클럭 회로(11a)는 제1 데이터 처리 회로(10a) 및 선택기 회로(12)에 연결된다. 제 2 클럭 회로(11b)는 제 2 데이터 처리 회로(10b) 및 선택기 회로(12)에 연결된다. 제1 및 제2 데이터 처리 회로(10a 및 10b)는 멀티플렉서(14)의 입력에 연결되는 액세스 요청 정보(access request information) 출력을 가지고 있고, 이 멀티플렉서(14)는 레지스터(16)의 입력에 연결되는 출력을 가지고 있다. 선택기 회로(12)는 멀티플렉서(14)의 제어 입력에 연결되는 선택(selection) 출력 및 동기화 회로(15)에 연결되는 타이밍 제어(timing control) 출력을 가지고 있다. 동기화 회로(15)는 레지스터(16)과 메모리(18)에 연결되는 타이밍(timing) 출력을 가지고 있다. 데이터 레지스터(19)는 메모리(18)에 연결되는 입력과 제 2 데이터 처리 회로(10b)에 연결되는 출력을 가지고 있다.
디스플레이 드라이버에 적용되는 경우, 메모리(18)는 픽셀 데이터와 같은 이미지 정보를 저장하며, 제2 데이터 처리 회로는 메모리(18)로부터 판독된 데이터에 의존하는 디스플레이 스크린(미도시) 상의 픽셀 콘텐츠를 제어하는 디스플레이 제어 회로이다 (본 명세서에서 이해되는 바와 같이 "데이터 처리(data processing)"라는 말은 디스플레이 스크린 상의 정보를 제어하는 것을 포함하지만, 이것으로 한정하는 것은 아니다). 이러한 용도에서, 제1 데이터 처리 회로(10b)는, 예를 들면, 픽셀 데이터를 계산하는 프로세서, 수신기 회로 또는 카메라 프로세서이다. 제1 데이터 처리 회로(lOa)는 픽셀 데이터를 메모리(18)에 기록하여, 그 픽셀 데이터가 제2 데이터 처리 회로(10b)에 의해 나중에 판독될 수 있도록 한다. 데이터 처리 회로(10a, 10b)의 액세스 요청 정보는, 예를 들면, 메모리(18) 내 위치를 어드레싱하는 어드레스, 액세스를 인에이블/디스에이블하는 제어 비트, 판독/기록(read/write) 제어 비트 및 옵션 데이터를 포함한다. 그러나, 본 발명은 그러한 요청 정보들만으로 한정되는 것은 아니다. 예를 들면, 메모리는 데이터 처리 회로(10a, 10b)의 각각으로부터의 요청을 함께 사용하기 위한 어드레스를 업데이트하는 어드레스 카운터를 포함할 수도 있다. 이 경우, 해당 데이터 처리 회로로부터 발생한 액세스 요청 정보 내에 어떠한 어드레스도 공급될 필요는 없다. 그 외의 정보는 디폴트(default)로 공급될 수도 있다. 극단적으로, 그 요청이 디폴트가 유효한 특정한 하나의 데이터 처리 회로(10a, 10b)로부터 왔다는 것을 지적하는 한, 액세스 요청 정보는 모두 디폴트로 공급될 수도 있다.
동작시, 회로의 타이밍은 클럭 회로(11a, 11b)와 선택기 회로(12)와의 조화를 통해 제어된다. 제1 및 제2 데이터 처리 회로(10a, 10b)는 제각기 클럭 회로(11a, 11b)에 의해 결정된 사이클 내에서 동작한다. 각각의 데이터 처리 회로(10a, 10b)는 제각기 특정 사이클 내에서 새로운 액세스 요청 정보를 생성할 수 있다. 멀티플렉서(14)는 데이터 처리 회로(10a, 10b) 중에서 선택된 하나의 데이터 처리 회로로부터의 액세스 요청 정보를 레지스터(16)로 전달하며, 이 레지스터(16)에서 액세스 요청 정보가 래치된다. (입력중의 한 입력이 출력에 접속되는 버스형 회로와 같은 통상적인 멀티플렉싱 회로가 사용될 수도 있다.) 레지스터(16)는 래치된 정보를 메모리(18)에 전달하며, 이 메모리는 액세스 요청 정보의 제어 하에 메모리 위치를 액세스한다. 기록 요청에 어드레스와 데이터를 포함시킨 경우, 메모리(18)는 그 어드레스에 의해 어드레스된 위치에다 그 데이터를 저장한다. 판독 요청에 어드레스를 포함시킨 경우, 메모리(18)는 어드레스된 위치에서 데이터를 판독하여 그 데이터가 데이터 레지스터(19)에 래치되게 한다. 선택기 회로(12)는 어느 데이터 처리 회로(10a, 10b)로부터의 액세스 요청 정보가 레지스터(16)에 래치되어 있는지를 결정한다. 선택기 회로(12)는 액세스 요청 정보가 래치된 시기 그리고 래치된 액세스 요청 정보를 이용하여 메모리 액세스 사이클이 시작된 시기를 판단하는 동기화 회로(15)를 트리거한다.
제1 및 제2 데이터 처리 회로(10a, 10b)의 사이클 반복률은, 예를 들면, 10 인수 만큼씩 실질적으로 상이할 수 있다. 예를 들면, 제1 데이터 처리 회로(10a)는 유효 액세스 요청 정보가 공급되는 사이클 지속기간(cycle duration), P1 = 100 nsec (F1 = 1/P1)을 가지며, 제2 데이터 처리 회로(10b)는 그에 대응하는 사이클 지속기간, P2 = 1000 nsec (F2 = 1/P2)을 갖는다. 메모리(18)는 연속하는 액세스들 사이마다 가변적으로 선택가능한 주기로 액세스 될 수도 있다. 메모리 액세스 사이클(Pm)의 최저 지속기간은 메모리 액세스 시간(Macc)과, 배선(wire) 지연(Wdel)과, 제어 회로에 의해 생긴 타이밍 오버헤드(Cdel)와를 합한 값이다. 즉, Pm = Macc + Wdel + Cdel. 메모리의 최대 액세스 주파수 (Fm)는 메모리 액세스의 역수, 즉 Fm = 1/Pm 이다. 주파수(F1, F2)는 최대 메모리 주파수(Fm)가 제1 및 제2 데이터 처리 회로(10a, 10b)의 주파수의 합 (F1 + F2)보다 높게 되어야 한다. 예를 들면, F1 = 10MHz 이고 F2 = 1 MHz 라 하는 경우, 메모리 주파수는 적어도 11 MHz가 필요하다.
제1 데이터 처리 회로(10a)가 자신의 모든 사이클에서가 아니고 단지 자신의 사이클 중 k만큼의 부분 (예를 들면, k = 2/3)에서만 새로운 액세스 요청을 발행하는 것으로 알려져 있을 때의 조건은 아래와 같이 전개될 수 있으며,
Fm > k*F1 + F2
이것은 제1 데이터 처리 회로(10a)로부터의 k*F1 액세스 요청만을 처리할 필 요를 설명하는 것이다.
선택기 회로(12)는 느린 데이터 처리 회로(10b)로부터의 액세스 요청 정보를 선택하여 가능하면 느린 데이터 처리 회로(10b)가 액세스 요청 정보를 유효하게 한 이후에나 레지스터(16)에 복사되게 한다. 이것은 빠른 데이터 처리 회로(10a)로부터의 액세스 요청 정보를 선택한 시점에서 지연됨을 의미한다.
도 2는 빠른 데이터 처리 회로(10a)가 액세스 요청 정보를 유효하게 하는 시점과 액세스 요청 정보가 시간 함수로서 레지스터(16) 내에 복사되는 시점과의 사이의 지연(D)을 도시한다. 또한, 도 2는 레지스터(16) 내로 복사를 트리거하고 메모리 액세스 사이클을 트리거하는 동기화 회로(15)에 의해 개시된 연속 사이클들 간의 실제 지속기간 (P)을 도시한다. (지연과 지속기간은 사이클 마다 규정되지만, 간략을 기하기 위하여 연속하는 그래프로 도시한다.)
초기에는 지연(D) 값이 적은 값(D0)을 갖고 메모리 액세스 사이클(P)의 반복 주기가 제1 데이터 처리 회로(10a)의 반복 사이클의 지속기간(T1)과 같은 것으로 도시된다. 제2 데이터 처리 회로(10b)로부터의 액세스 요청 정보가 선택되는 시점 (t2)에서, 지연(D)이 최저 길이 메모리 액세스 사이클과 대등한 값(Tm) 까지 증가한다. 그 다음, 다수의 액세스 사이클 동안 메모리 액세스 사이클(P)의 반복 주기의 길이가 최저 길이(Tm) 까지 떨어진다. 이것은 처음의 작은 지연 값(D0)에 도달할 때 까지 매 액세스 사이클 이후 차값 (T1 - Tm) 만큼 지연(D)을 감소시키게 한다. 이 후, 메모리 액세스 사이클의 반복 주기(Tm)는 제1 데이터 처리 회로(10a)의 사이클 지속기간(T1) 까지 증가된다.
최악의 경우 초기 지연(D0) 이후에 유효한 액세스 요청 정보가 추가 지연 (D0 + Tm) 이후에도 여전히 유효하다는 점에서, 지연 (D)는 제1 데이터 처리 회로(10a)의 사이클 지속기간 보다 적은데, 이것은 액세스 제어 정보가 유효해지고 나서야 액세스 사이클이 지연(D0)을 가지고 시작하기 때문이며 또한 T1 > Tm 이기 때문이다. 사이클 주파수 (Fm > F1 + F2)를 선택하면, 제2 데이터 처리 회로(10b)의 다음번 사이클이 시작하기 전에 지연(D)이 작은 값(D0)으로 확실히 줄어들게 하며 지연을 증가시키게 한다. 이러한 방식에 있어서는 제1 데이터 처리 회로(10a)가 메모리를 액세스 하기 위해 대기할 필요가 없게 하거나, 혹은 제1 데이터 처리 회로(10a)로부터의 액세스 요청 정보를 버퍼하는 버퍼를 추가할 필요가 없게 한다.
아래에서 기술되는 바와 같이, 메모리 액세스는 파이프라인 방식일 수도 있음을 주목하여야 한다. 이 경우, 지속기간 (Pm)은 메모리 액세스에 필요한 총 시간에 대응하지는 않지만, 단일의 파이프라인 스테이지에서 요청을 처리하는 지속기간에 대응할 뿐이다. Pm이 초기 파이프라인 스테이지에 의해 결정될 때 (혹은 이것이 유일한 스테이지 일 때), 이 스테이지에서 처리하기 위한 지속기간과 메모리 액세스 시간, 배선 지연을 합한 것을 포함한다.
도 3은 여러가지 사이클의 타이밍을 도시한다. 트레이스(CLK1 및 CLK2)는 제1 및 제2 클럭 회로(11a, 11b)로부터 발생된 클럭 신호를 나타내며, 트레이스(ACC1 및 ACC2)는 액세스 요청 이벤트를 나타낸다. 트레이스(SEL)은 선택기 회로(12)로부터의 선택 신호를 나타내며 트레이스(CLK3)은 메모리 사이클 트리거 펄스를 나타낸다.
초기에는 도 2의 작은 지연값(D0)을 갖는 상태가 유지된다. 제1 데이터 처리 회로(10a)로부터의 액세스 요청 정보가 선택된다. CLK1에서의 처음 두개의 클럭 펄스들에 응답하여, CLK3에서의 펄스들이 즉시 발생되어 액세스 요청 정보를 레지스터(16) 내에 로드한 다음, 로드된 액세스 요청 정보의 제어하에 액세스 요청을 처리하도록 한다. 그래서 CLK3에서의 펄스들 간의 지연은 이 시점에서의 CLK1의 사이클 지속기간(T1)과 동일하다.
CLK1에서 세번째 클럭 펄스(30)의 시작은 CLK2에서 클럭 펄스의 시작과 동시에 일어난다(이것은 최악의 상황이며, 클럭 펄스들이 일치될 필요는 없다). 이제 선택기 회로는 제2 데이터 처리 회로(10b)로부터의 액세스 요청 정보를 선택하며, 이때 CLK2에서의 펄스에 응답하여 CLK3에서의 펄스가 거의 동시에 발생되어 상기 액세스 요청 정보를 레지스터(16) 내에 로드하도록 한다.
그 다음, 선택 신호(SEL)가 다시 제1 데이터 처리 회로(10a)로 되돌려지며, 메모리 회로의 속도의 관점에 비추어, 가능하다면, CLK3에서 펄스가 발생되어 CLK1에서의 펄스(30)에 대응하는 액세스 요청 정보를 레지스터(16) 내에 로드하고 메모리 액세스 사이클을 시작하도록 한다. 비록 펄스(32)는 펄스(30)에 대하여 CLK1에서 그 보다 앞선 펄스들의 대응하는 지연보다 훨씬 큰 지연을 갖지만, 그 지연은 제1 데이터 처리 회로(10a)가 다음번 펄스(34)에 맞추어 액세스 요청 정보(ACC1)를 변경할 때까지의 시간 간격보다는 그래도 여전히 적다는 것을 알아야 한다. CLK1의 다음번 펄스(34)에 응답하여, 새로운 메모리 사이클이 시작하자 마자, 즉 시간 간격(Tm)의 이후에 CLK3에서 펄스(36)가 발생된다. 그래서, CLK1의 펄스들과 CLK3 의 대응 펄스들간의 지연은 점차 줄어든다.
액세스 요청 정보(ACC1)를 변경하는데 필요한 시간은 제2 데이터 처리 회로(10b)에게 한 사이클을 제공함으로써 야기되는 지연으로 인하여 전술한 변경 과정 동안 액세스 요청 정보가 로드되지 못하게 짧아야 함을 유념할 수도 있다. 그러나, 액세스 요청 정보가 변경되는 시간 간격은 매우 작아서(예를 들면, 0.5 nsec), 10 MHz의 사이클 주파수에서는 최대로 허용가능한 지연에 영향을 미치지 않는다.
또한 도 3은 CLK1에서의 세번째 클럭 펄스(30)의 시작이 CLK2에서의 클럭 펄스의 시작과 동시에 일어나는 최악의 상황을 도시한다. 만일 CLK2에서의 클럭 펄스의 시작이 제 1 데이터 처리 회로(10a)의 클럭 펄스의 시작보다 앞서 일어나는 경우, 제1 데이터 처리 회로(10a)의 앞서 발생한 액세스 요청이 처리되었다면 제2 데이터 처리 회로(10b)로부터의 액세스 요청 역시 즉시 처리된다. 그러나, 제2 데이터 처리 회로(10b)의 액세스 요청이 제1 데이처 처리 회로(10a)의 클럭 사이클에서 보다 일찍 완료되는 경우에 있어서는 도 3에 도시된 클럭 사이클에서 보다 더 많은 시간이 남는다. 만일 CLK2의 클럭 펄스의 시작이 제1 데이터 처리 회로(10a)의 클럭 펄스의 시작보다 늦다면, 제1 데이터 처리 회로(10a)로부터의 액세스 요청이 먼저 처리된다. 이러한 경우에는 제2 데이터 처리 회로(10b)의 액세스 요청의 처리를 제1 데이터 처리 회로(10a)로부터의 액세스 요청이 처리되자 마자 시작하고, 필요하다면 제1 데이터 처리 회로(10a)의 다음번 클럭 사이클 까지 지속한다. 그 결과, 다음번 클럭 사이클에서 제1 데이터 처리 회로(10a)로부터 액세스 요청의 처리를 전혀 지연시킬 필요가 없거나, 혹은 도3에 도시된 것 보다 다음번 클럭 사 이클에서 더 많은 시간이 남는다.
본 발명의 실시예에서, 데이터 처리 회로(10a, 10b)는 이들 각각의 클럭 사이클에서 액세스를 요청할 필요가 없음이 인식될 것이다. 그러하다면, 선택기 회로(12)에 제공되는 클럭 사이클은 아무런 액세스 요청이 없는 사이클들에서는 디스인에이블될 수도 있다. 그래서, 제1 데이터 처리 회로(10a)로부터 액세스 요청이 디스인에이블된 경우에 지연(D)의 증가가 더욱 빠르게 줄어들거나, 혹은 제2 데이터 처리 회로(10b)로부터 액세스 요청이 디스인에이블된 경우에는 지연(D)의 증가가 방지된다.
데이터 처리 회로(10a, 10b) 모두가 데이터를 쓰기만 하는 경우에는 메모리(18)로부터 아무런 데이터도 복귀될 필요가 없다. 데이터 레지스터(19)는 느린(제2) 데이터 처리 회로(10b)가 판독 요청을 발생하는 경우에 대비하여 마련되어 있다. 판독 액세스를 요청한 경우, 메모리(18)는 판독되어진 데이터 및 그 판독된 데이터가 유효할 때의 로드 신호를 데이터 레지스터(19)로 전송한다. 본 발명의 회로는 판독된 데이터가 액세스 요청 이후 적어도 기설정 시간 (Tm + Am) 부터 항시 유효하다는 효과를 갖게 되어, 데이터를 판독하도록 하는 지연(Am) 및 판독 사이클 보다 앞선 액세스 사이클 동안 액세스를 완료하도록 하는 최대 지연(Tm)을 허용한다. 메모리 판독 사이클의 (파이프라인 단계의) 지속기간은 메모리 기록 사이클과 다를 수 있음을 주목할 수도 있다. 이러한 경우, 메모리 판독 사이클의 지속기간은 액세스 요청 정보(ACC1)이 변경될 때까지의 지연이 메모리 판독 사이클 보다 길어지도록 짧아져야 한다. 왜냐하면 제2 데이터 처리 회로(10b)의 클럭은 훨씬 느 리기 때문에, 판독된 데이터가 데이터 레지스터(19) 내에 로드된 이후에만 그 판독된 데이터가 로드될 것이다.
데이터 처리 회로(10a, 10b)로부터 액세스 요청이 동시에 일어나는 경우, 판독된 데이터는 액세스 요청이후 기설정 시간 간격(Da-Db)에서 유효하다. 이 경우, 데이터 레지스터(19)가 생략될 수도, 혹은 제2 데이터 처리 회로(10b)에 의해 시간에 조절될 수 있다.
데이터 처리 회로가 모두 판독 요청을 발행할 수 있을 때, 데이터 레지스터(19)는 데이터 처리 회로에 제각기 제공되는 것이 바람직하며, 또한 판독 요청의 소스에 따라 (예를 들면, 지연된 SEL 신호의 제어하에) 로드되는 것이 바람직하다.
도 4는 선택기 회로의 일부분의 실시예를 도시한다. 이 회로는 클럭 회로(11a, 11b)와의 연결을 위한 입력들과 동기화 회로(15)와의 연결을 위한 핸드쉐이크 인터페이스(REQ, ACK)를 가지고 있다. 이 회로는 비동기 중재기(40) (논리 배타소자), 한쌍의 클럭 플립-플롭(41a, 41b), 한쌍의 AND 게이트(42a, 42b), 한쌍의 비대칭 뮬러 C-소자(asymmetric Muller C-elements)(44a, 44b) 및 OR 게이트(46)를 가지고 있다. 잘 알려진 형태의 중재기(40)는, 예외적으로 한번에 최대 하나의 출력만이 하이 상태로 유지된다는 점을 제외하고 입력신호가 높아지는 경우에 입력에 대응하여 출력을 높여준다. 뮬러 C-소자(44a, 44b)는 입력 신호들 모두가 논리 하이일 경우 출력 신호를 높여주고 (+)로 표시되지 않은 입력이 로우상태로 될 때 출력 신호를 낮추는 유형의 잘 알려진 소자이다.
클럭 회로(11a, 11b)의 출력은 클럭 플립-플롭(41a, 41b)의 클럭 입력에 연 결되고, 클럭 플립-플롭(41a, 41b)은 중재기(40)의 입력에 연결된 출력을 가지고 있다. 중재기(40)는 AND 게이트(42a, 42b)의 제 1 입력들에 각기 연결된 출력을 가지고 있다. AND 게이트(42a, 42b)는 OR 게이트(46)의 입력 및 비대칭 뮬러 C-소자(44a, 44b)의 (+)입력에 연결된 출력을 가지고 있다. 비대칭 뮬러-C 소자(44a, 44b)는 AND 게이트(42a, 42b)의 반전 입력 및 클럭 플립-플롭(41a, 41b)의 리셋 입력에 연결된 출력을 가지고 있다. 비동기 인터페이스의 ACK 입력은 뮬러 C-소자(44a, 44b)의 대칭 입력에 연결된다. OR 게이트(46)의 출력은 비동기 인터페이스의 REQ 출력에 연결된다. AND 게이트(42a, 42b)의 출력은 멀티플렉서(14)를 제어하는데 사용된다.
동작시, 클럭 회로(11a, 11b) 중 하나가 그의 출력 신호를 상승시키는 경우, 대응하는 플립플롭(41a, 41b)의 출력은 하이 상태로 된다. 클럭 회로의 입력 중의 적어도 하나가 하이 상태로 되면, 중재기(40)는 곧바로 대응하는 출력을 상승시킨다. AND 게이트(42a)는 이러한 상승을 통과시켜, 액세스 요청 정보를 선택하는데 사용되는 멀티플렉서를 제어하는 신호를 생성한다. OR 게이트(46)는 AND 게이트(42a)의 상승된 출력에 응답하여, 상승된 핸드쉐이크 요청 신호 REQ를 발생한다. 이 요청이 입력 신호 ACK를 통하여 승인될 때, 뮬러 C-소자(44a)는 클럭 플립-플롭(41a)을 리셋하며, 그에 따라 중재기는 AND 게이트(42a)로의 입력을 로우상태로 만들어주는 것으로 응답할 것이다. 그 결과, OR 게이트(46)는 REQ 신호를 낮추어 출력한다. 그에 따라 ACK 신호가 로우상태로 출력되고, 그 후 회로는 다음번 사이클을 위해 준비된다. 중재기가 AND 게이트(42a)로의 출력을 로우상태로 하자마자 데 이터 처리 회로(10b)로부터의 대기 요청이 즉시 수용될 수 있음을 주목하자. 그러나, 이전의 메모리 핸드쉐이크가 완료되지 않는 한, 뮬러 C-소자(44a)의 출력은 AND 게이트(42b)의 출력이 하이상태로 되지 못하게 하는 하이 상태이다. 이러한 방식으로, 상이한 소스로부터 발생한 두개의 메모리 액세스가 중복되는 것이 방지되면서 두 액세스 시퀀스가 병합된다.
전형적인 실시예에서, 동기화 회로(15)는 본질적으로 잘 알려진 형태이며, 선택기 회로(12) 및 메모리(18)에 연결되는 핸드쉐이크 인터페이스를 갖는다. 선택기 회로로부터의 요청 신호에 응답하여, 동기화 회로(15)는 승인 신호를 발행하며 레지스터(16)가 엑세스 요청 데이터를 로드하도록 한다. 액세스 요청 데이터가 레지스터(16)에 로드되면, 동기화 회로(15)는 메모리(18)와 핸드쉐이크를 시작한다. 이러한 핸드쉐이크가 완료되면, 동기화 회로(15)는 선택기 회로(12)로부터의 다음번 요청을 승인하도록 준비한다.
도 4a는 핸드쉐이크 신호를 사용하는 동기화 회로(15)의 전형적인 실시예를 계략적으로 도시한다. 본 실시예에 있어서, 동기화 회로(15)는 반복기 회로(150), 순차화 회로(152) 및 뮬러 C-소자(154)를 포함한다. 반복기 회로(150) 및 순차화 회로(152)는 잘 알져진 표준화된 비동기 회로 성분이다. 명확성을 기하기 위하여, 이들 회로 성분은 기호표시로 도시된다. 선택기 회로(12)(미도시)로부터 요청 입력과 순차화 회로(152)로부터 제1 요청 출력은 뮬러 C-소자(154)의 입력에 연결된다. 뮬러 C-소자(154)는 선택기 회로(12)의 승인 입력, 순차화 회로(152)의 제1 승인 입력 및 레지스터의 클럭 입력에 연결된 출력을 가지고 있다. 순차화 회로 (152)의 제2 요청 입력 및 승인 입력은 메모리(18)에 연결된다. 순차화 회로(152)의 제2 요청 출력 및 승인 입력은 반복기 회로(150)에 연결된다.
동작시, 선택기 회로(12)로부터의 요청 신호는 순차화 회로(152)에서도 요청 신호를 출력할 때 처리된다. 이 경우, 요청 정보는 레지스터(16)로 클럭되며 그 요청은 선택기 회로(12) 및 순차화 회로(152)로 승인된다. 이에 응답하여, 순차화 회로(152)는 요청신호를 메모리(18)로 전송하여, 레지스터(16)에 저장된 액세스 정보를 이용하여 메모리 액세스를 실행하도록 한다. 메모리 액세스가 완료되면, 메모리는 승인 신호를 되돌려 전송한다. 순차화 회로(152)는 승인 신호를 반복기 회로(150)로 전송하며, 반복기 회로는 요청 신호로 응답하고 뮬러 C-소자(154)로 전달한다.
순차화 회로가 새로운 요청 신호를 전송하기 전에 선택기 회로(12)가 요청 신호를 전송할 때, 뮬러 C-소자(154)는 순차화 회로가 새로운 요청 신호를 전송할 때까지 응답하지 않는다. 그래서, 이전의 메모리 액세스가 시작되기 때문에 적어도 최저 메모리 액세스 주기가 통과될 때까지 레지스터(16)를 클록하고 요청을 메모리(18)로 전송하는 것이 지연된다.
예를 들면, 모바일 디스플레이 드라이버와 같은 여러 용도에서, 메모리는 여러 메모리 뱅크로 이루어져 있다. 메모리 뱅크는 길다란 기하학적 거리, 예를 들면 디스플레이 상의 픽셀들 간의 거리에 대응하는 위치에 걸쳐 순서적으로 배열되어 있다. 이러한 길다란 기하학적 거리는 긴 배선 지연(Wdel)을 일으키고 결과적으로 메모리 주파수(Fm)을 낮추게 한다. 이러한 문제는 메모리 액세스 요청들을 파이프 라인화함으로써 해결될 수 있다.
도 5는 도 1의 회로에서 사용하기 위한 전술한 메모리 회로의 일예를 도시한다. 이 메모리 회로는 다수의 메모리 뱅크(52a-52d)와 동기화 회로(50a-50d)를 포함한다. 동기화 회로(50a-50d)는 레지스터(16)로부터의 액세스 요청 정보를 전달하는 파이프라인 방식의 스테이지로 배열되어 있다. 파이프라인에서 제1 스테이지는 동기화 회로(15)와의 핸드쉐이크 인터페이스를 갖는다. 또한, 핸드쉐이크는 파이프라인에서 연속하는 스테이지 쌍들 사이에서 제공된다. 동기화 회로는 메모리 뱅크(52a-52d)에 연결된 출력을 갖는다.
동작시, 동기화 회로(50a-50d)는 각기 반복적으로 먼저 자기의 좌측편 회로로부터 액세스 요청 정보를 수신하고 래치한 다음, 이 정보를 자기와 연관된 메모리 뱅크로 공급하면서 자기의 오른편 회로로 전달한다. 액세스 요청 정보를 수신하라는 요청은 일단 액세스 요청 정보가 저장되면 가능한 빨리 승인되며, 그 이후 액세스 요청 정보(예를 들면, 어드레스, 판독/기록 제어 및 선택적으로 기록 데이터)는 대응하는 메모리 뱅크로 제공된다. 다음번 요청은 메모리 뱅크가 액세스 요청 정보를 처리한 경우에만 수용되며 그 정보는 자기의 오른편 회로로 전달된다.
도 5의 아키텍처는 통신하는 두 회로들 사이에서 배선 지연의 영향을 줄임으로써 메모리 액세스 사이클의 길이(Tm)을 최소화하여 메모리 주파수(Fm)을 높여주는 기능을 수행하는 것이 인식될 것이다. 이 기능은 데이터 처리 회로(10a, 10b)의 사이클 주파수를 높여주는 역할을 한다. 또한 다른 형태의 파이프라인 구조가 메모리에서 사용될 수도 있다는 것이 인식될 것이며, 메모리가 파이프라인 구조 없 이도 충분히 빠른 사이클 시간을 갖는다면 아무런 파이프라인 구조도 필요치 않다는 것도 인식될 것이다.
본 실시예에서, 메모리 뱅크(52a-52b)로부터의 판독된 데이터는 판독 요청에 응답하여 병렬로 출력된다. 본 실시예에서, 각 뱅크로부터의 판독된 데이터는 관련한 뱅크가 데이터를 발생하였을 때 각기 대응하는 데이터 레지스터(미도시)에 래치되는 것이 바람직하다. 이러한 방식으로, 메모리로부터 바로 판독된 단어가 기록 워드보다 넓으며, 이것은, 예를 들면, 낮은 주파수에서 매우 넓은 단어(예를 들면, 이미지 라인)를 필요로 하는 디스플레이에 유용하다.
비록 이 회로가 핸드쉐이킹 인터페이스의 관점에서 기술되었을 지라도, 핸드쉐이킹 인터페이스 대신, 일방 트리거(one-sided trigger) 인터페이스를 사용할 수도 있음이 인식될 것이다. 예를 들면, 동기화 회로(15)는 요청을 수용하였을 때 최저 지속기간의 펄스를 트리거하도록 구성될 수도 있으며 또한 새로운 요청을 펄스의 끝자락에서 수용하게 준비하도록 구성될 수도 있다. 이 펄스는 메모리(18) 및 레지스터(16)를 트리거하는데 사용될 수도 있다. 트리거된 회로가 다음번 트리거 펄스가 도달할 때를 준비하여 충분히 빠르게 응답하는 것이 보장될 수 있다면 아무런 핸드쉐이크도 필요하지 않다. 그러나, 핸드쉐이크는 시스템 내 서브모듈이 다른 서브모듈의 속도를 모르더라도 설계될 수 있다는 점에서 장점을 가지고 있다. 마찬가지로, 클럭 회로(11a, 11b)를 향한 핸드쉐이크 인터페이스는 도면들의 전후관계에서 기술된 펄스 인터페이스 대신 사용될 수도 있다. 본 실시예에서, 클럭 회로(11a, 11b)는 관련된 데이터 처리 회로(10a, 10b)가 다음번 액세스 요청 정보 를 발생하기에 충분한 만큼 클럭의 다음번 펄스를 지연시키며 그 요청이 승인되었을 때 다음번 사이클을 시작한다. 그래서, 클럭 회로(11a, 11b)가 데이터 처리 회로(10a, 10b)에 공급하는 클럭 주파수가 조정될 수도 있다. 그러나, 본 실시예에서, 빠른(제1) 데이터 처리 회로(10a)용 제1 클럭 회로(11a)는 자기의 주파수에 맞게 조정되어야함을 알아야 한다. 제2 데이터 처리 회로(10b)에 대하여 메모리 사이클을 삽입할 때 메모리 사이클의 크기를 커다란 위상으로 갑자기 크게 할 필요는 없다. 마찬가지로, 예를 들면, 클럭 회로(11a, 11b)로부터 클럭 신호를 공용 클럭소스로부터 유도함으로써, 예를 들면, 상이한 주파수 분주비율로 보다 높은 주파수 클럭을 분주함으로써 혹은 클럭 회로들 중 하나를 다른 것에 위상 고정시킴으로써, 비동기 인터페이스 대신, 동기 인터페이스가 사용될 수도 있다.
이 경우, 레지스터(16) 및 메모리(18)용 제어 펄스가 다른 클럭 회로에 동기된 클럭으로부터 유도될 수도 있다. 예를 들면, 클럭(11a, 11b)이 각기 주파수 N1*F0 및 N2*F0에서 동기되면, 레지스터(16)용 클럭은 아무런 지연이 없을 때 N1*F0에서 발생되도록 만들어질 수도 있고 또 지연이 복귀될 때까지 제2 데이터 처리 회로(10b)로부터 액세스 요청을 수용하면 (N1+N2)*F0에서 발생되도록 만들어질 수도 있다.
분할기 혹은 록킹된 클럭 대신에, 메모리(18)에 클럭을 제공하는, 메모리의 개별 클럭으로부터 혹은 제1 데이터 처리 회로의 제1 클럭 회로(11a)로부터의 신호를 전달하는 클럭 멀티플렉서를 사용할 수도 있다. 본 실시예에서, 개별 클럭은 제2 데이터 처리 회로(10b)로부터 액세스 요청이 있을 때 시작되며 제1 클럭 회로 (11a)의 보다 높은 주파수에서 실행된다. 개별 클럭으로부터의 신호는, 제2 데이터 처리 회로(10b)로부터의 액세스 요청을 허가한 후, 적어도 제1 클럭 회로(11a)의 주기가 종래하기 전 최소 메모리 액세스 주기보다 빠른 제1 클럭 회로(11a)의 주기의 처음 부분에서 시작하는 제1 클럭 회로(11a)의 클럭 신호에서 적어도 개별 클럭이 허가될 때까지 통과된다.
메모리 아키텍처는 데이터 처리 회로(10a, 10b)와 메모리와의 사이의 모든 정보를 버퍼하는데 하나의 레지스터(16)를 사용하게 하지만, 물론 더 많은 레지스터가 사용될 수도 있음을 알 것이다.
도 6은 제 1 데이터 처리 회로(10a)와 멀티플렉서(14)와의 사이에서 레지스터(16) 대신에 레지스터(60a)가 사용되는 것을 도시한다. 레지스터(60a)는 도 1의 레지스터(16)와 실질적으로 같은 시간에 로드될 수 있다 (그러나, 이러한 로딩은 제2 데이터 처리 회로(10b)로부터 액세스가 받아들여 지는 시점에 생략될 수도 있다). 제2 데이터 처리 회로(10b)용 레지스터는 T2 시점에서, 제2 데이터 처리 회로(10b)로부터 액세스 요청 정보가 2*Tm 보다 길 때의 지속기간, 액세스 요청 정보가 메모리(18)에 의해 처리되어 질 때까지 최악의 지연 일 때 필요하지 않다.
본 발명이 데이터 처리 회로로부터 병렬로 공급되는 액세스 요청 정보에 대하여 기술되었을 지라도, 본 발명을 일탈하지 않고도, 이러한 정보는 타이밍 제약을 위반하지 않는 한 부분적으로 혹은 전체적으로 연속적으로 공급될 수도 있다는 것을 알아야 한다.
마찬가지로, 각각의 주파수에서 액세스 요청 정보를 주기적으로 발생하는 출 력을 갖는 두개 이상의 데이터 처리 회로가 멀티플렉서(14)를 경유하여 레지스터(16)에 연결될 수도 있음을 알아야 할것이다. 예를 들면, 액세스 주파수가 메모리 액세스 주파수를 넘지 않는다면, 여러개의 고속 데이터 처리 회로와 하나의 저속 데이터 처리 회로를 사용할 수도 있다. 다른 실시예로서, 하나의 고속 데이터 처리 회로와 여러개의 저속 데이터 처리 회로를 사용할 수도 있다.
일반적으로, N개의 데이터 처리 회로가 있는 경우 그리고 N-1 배의 최소 메모리 사이클 지속기간을 데이터 처리 회로 중의 어느하나의 사이클 지속기간에 맞추는 경우, 본 발명의 회로는, 주파수들의 합이 최소 메모리 사이클 길이의 역수 보다 짧다면, 다른 처리 회로가 액세스를 먼저 허가할지라도, 액세스 요청 정보가 사이클 지속기간의 종료 전에 레지스터에 의해 확실하게 획득될 것이다.

Claims (12)

  1. 데이터 처리 장치에 있어서,
    각기 메모리 액세스 요청을 출력하는 출력을 갖는 제1 및 제2 데이터 처리 회로(10a, 10b)―적어도 상기 제1 데이터 처리 회로(10a)는 각각의 유효 지속기간 간격 동안 각각의 액세스 요청을 출력함―와,
    상기 제1 및 제2 데이터 처리 회로(10a, 10b)의 출력에 연결된 입력을 갖는 멀티플렉싱 회로(14)와,
    상기 멀티플렉싱 회로(14)의 출력으로부터 연속적으로 발생한 상기 액세스 요청 - 각각의 액세스 요청은, 선행하는 액세스 요청이 수용되고 나서 최소 메모리 반복 주기가 지난후에 이루어짐 - 을 수용하는 입력을 갖는 메모리 회로(16, 18)와,
    상기 제1 및 제2 데이터 처리 회로(10a, 10b) 및 상기 메모리 회로(16, 18)에 연결된 타이밍 회로(11a, 11b, 12, 15)를 포함하되,
    상기 타이밍 회로는 상기 제1 및 제2 데이터 처리 회로(10a, 10b)의 동작 시간을 실질적으로 주기적으로 조정하여, 유효 지속기간 간격이 상기 최저 메모리 반복 주기 보다 긴 주기로 주기적이 되도록 구성되며,
    상기 타이밍 회로(11a, 11b, 12, 15)는 상기 제1 데이터 처리 회로(10a)로부터의 각각의 특정 액세스 요청이 그 특정 액세스 요청이 발생되는 유효 지속기간 간격 내에 수용되는 수용 시점을 선택하도록 배열되고,
    상기 타이밍 회로(11a, 11b, 12, 15)는 상기 유효 지속기간 간격 내 상기 수용 시점의 위치를 변경하여, 상기 위치가 상기 유효 지속기간 간격 내에서 지연되어 상기 제2 데이터 처리 회로(10b)로부터 상기 멀티플렉싱 회로에 의해 통과된(passed) 액세스 요청이 사전에 수용되도록 하고, 또한 상기 위치가 후속하는 유효 주기 내에서 상기 제1 데이터 처리 회로로부터의 연속하는 액세스 요청이 인가되는 동안 후속 단계에서 상기 유효 지속기간 간격의 시작을 향하여 이동되도록 하는
    데이터 처리 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 회로는 상기 제1 및 제2 데이터 처리 회로(10a, 10b)의 클럭 입력들에 제각기 연결된 제1 및 제 2 클럭킹 회로(11a, 11b)를 포함하며, 그에 의해, 액세스 요청이 있는 경우, 그 액세스 요청은 상기 제1 및 제2 클럭킹 회로(11a, 11b)의 제1 및 제2 주파수에서 상기 제1 및 제2 데이터 처리 회로(10a, 10b)에 의해 각기 대체되며, 상기 제1 및 제2 주파수의 합은 상기 최저 메모리 반복 주기의 역수 보다 작은
    데이터 처리 장치.
  3. 제 2 항에 있어서,
    상기 타이밍 회로는 상기 제1 및 제2 클럭킹 회로(11a, 11b)에 연결된 입력과 상기 멀티플렉싱 회로의 제어 입력에 연결된 출력을 갖는 중재기 회로(40)를 포함하며, 상기 중재기 회로(40)는 멀티플렉싱 회로(14)가 상기 상기 제1 및 제2 데이터 처리 회로(10a, 10b) 중 어느 것으로부터의 상기 액세스 요청을 통과시킬지를 제어하도록 배열되며, 상기 중재기 회로(40)는 상기 제1 및 제2 데이터 처리 회로(10a, 10b)의 클럭 신호에서 변이의 선착순서에 따라 상기 제1 및 제2 데이터 처리 회로(10a, 10b) 중에서 선택하는
    데이터 처리 장치.
  4. 제 3 항에 있어서,
    비동기 중재기 회로(40)에 연결된 트리거 입력을 가지며 상기 메모리(18)를 액세스하는 타이밍 신호를 발생하도록 배열된 비동기 타이머 회로(15)를 포함하며, 상기 비동기 타이머 회로(15)는 상기 비동기 중재기 회로(40)가 요청을 선택할 때 마다 그리고 이전의 최저 메모리 반복 주기가 완료될 때마다 메모리 액세스 사이클을 트리거하는
    데이터 처리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 회로는 레지스터(16) 및 저장 유니트(18)를 포함하며, 상기 레지스터(16)는 상기 제1 데이터 처리 회로(10a)와 상기 저장 유니트(18)와의 사이에 연결되며, 상기 타이밍 회로(11a, 11b, 12, 15)에 의해 결정된 지연에 따라, 상기 타이밍 회로(11a, 11b, 12, 15)의 제어 하에 적어도 상기 제1 데이터 처리 회로(10a)로부터 액세스 요청 정보를 상기 저장 유니트(18)에 의해 사용하기 위해 래치하는
    데이터 처리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 회로(12, 18)는 액세스 요청에 응답하여 후속 단계를 실행하는, 연속적으로 연결된 일련의 파이프라인 스테이지(50a-50d)를 포함하며, 상기 최저 메모리 반복 주기는 상기 후속 단계 중의 한 단계를 실행하는데 상기 파이프라인 스테이지 중의 하나에 의해 필요한 시간 간격에 대응하는
    데이터 처리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 회로(16, 18)는 메모리 뱅크(52a-52d)를 포함하며, 각각의 메모리 뱅크는 상기 파이프라인 스테이지(50a-50d)에 각기 연결되어 상기 메모리 뱅크 (52a-52d)의 다른 뱅크에서 각각의 상기 요청을 연속하여 처리하는
    데이터 처리 장치.
  8. 제 7 항에 있어서,
    상기 뱅크(52a-52d)는 집적회로 상의 공간적 행을 따라 연속적인 위치에 배열되며, 상기 행을 따른 연속적 위치에서 상기 요청들 중에서 판독 요청에 응답하여 판독된 데이터를 출력하는 판독 데이터 출력을 가지며, 상기 제2 데이터 처리 회로(10b)는 상기 출력에 연결된 디스플레이 드라이버 회로를 포함하는
    데이터 처리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 회로(16, 18)와 상기 제2 데이터 회로(10b)와의 사이에 연결되어, 상기 요청들 중에서 판독 요청에 응답하여 상기 메모리 회로(10a, 10b)로부터 판독된 판독 데이터를 복사하고 상기 제1 데이터 처리 회로(10a)의 액세스 요청을 처리하는 동안 상기 제2 데이터 처리 회로(10b)에 상기 판독된 데이터를 공급하는 데이터 레지스터(19)를 포함하는
    데이터 처리 장치.
  10. 제 9 항에 있어서,
    상기 메모리 회로(12, 16)는 제1 데이터 워드의 길이, 뱅크 선택 정보를 포함하는 요청들 중 기록 요청 및 상기 제1 데이터 워드 길이의 기록 데이터를 갖는 다수의 뱅크(52a-52d)를 포함하며, 상기 데이터 레지스터(18)는 각각의 판독 요청에 응답하여 다수의 뱅크(52a-52d)로부터 데이터를 병렬로 수신하는 제2 데이터 워드 길이를 갖는
    데이터 처리 장치.
  11. 제 1 항에 있어서,
    상기 제2 데이터 처리 회로(10b)는 상기 판독 데이터에 종속하는 디스플레이 소자의 콘텐트를 구동함으로써 상기 메모리로부터 판독된 데이터를 처리하는 디스플레이 드라이버를 포함하는
    데이터 처리 장치.
  12. 데이터를 처리하는 방법에 있어서,
    최저 메모리 반복 주기 이후 마다 연속적인 액세스 요청을 수용할 수 있는 메모리 회로(16, 18)를 제공하는 단계와,
    다수의 제1 및 제2 데이터 처리 회로(10a, 10b)의 제1 및 제2 출력에서 액세스 요청 신호 - 액세스 요청은 매번 상기 제1 출력에서 유효 지속기간 간격 동안 잔류하며, 상기 유효 지속기간 간격은 상기 최저 메모리 반복 주기 보다 큼 - 를 발생하는 단계와,
    상기 제1 및 제2 출력으로부터의 액세스 요청을 상기 메모리 회로(12, 16)로 타임-멀티플렉싱하는 단계와,
    상기 제1 출력이 상기 액세스 요청을 출력하는 상기 유효 지속기간 간격의 시작과 상기 유효의 주기로부터의 상기 액세스 요청의 수용과의 사이의 지연 - 기 지연은 특정한 유효 주기에서의 지연이 상기 특정한 유효 주기의 종료 이전에 적어도 하나의 최저 메모리 반복 주기에 있을 때까지, 상기 제1 출력으로부터 연속적인 액세스 요청이 인가하는 동안 후속 단계에서 줄어듬 - 을 제어하는 단계와,
    상기 제2 출력으로부터의 상기 액세스 요청 중 적어도 하나를 수용하게 하는 단계 - 상기 제1 데이터 처리 회로의 다음번 액세스 요청이 상기 다음번 액세스 요청이 상기 출력에서 잔류하는 상기 유효 주기 내에서 수용되기 전에 지연을 증가시키는 - 를 포함하는
    데이터 처리 방법.
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