CN111316234B - 极低功率微控制器系统 - Google Patents

Abstract

一种微控制器系统包括支持至少一个近Vt或亚Vt电路的处理单元和多个存储器块，每个存储器块连接到DMA控制器并且是独立地功率受控。功率控制系统使用功率门来至少对存储器块进行功率控制。在一些实施例中，唤醒中断控制器连接到功率控制系统，并且电压调节器系统用于向独立的功率域提供电压，电压调节器系统至少部分地由功率控制系统所操作的功率门控制。多个时钟可以被连接，以限定与独立的功率域相关联的时钟域。

Description

极低功率微控制器系统

发明领域

描述了一种极低功率微控制器系统。描述了通过使用改进的功率门控和时钟电路来降低功率要求的部件、电路和方法。在一些实施例中，可以使用近(near)或亚(sub)-V_t电路。

背景与概述

近年来，由于便携式电子设备的增长，推进了降低由微控制器(或“MCU”)、微处理器、应用处理器和在便携式电器中使用的其他电路所使用的功率。在较低的功率要求的情况下，可以延长有效的电子操作时间，或者可选地可以使用较小的电池。通常，可以通过使用较低的电源电压或者通过减少在电路的操作期间被充电和放电的内部电容的量来降低微控制器和相关电路的功率消耗。

一种用于降低微控制器功率的方法依赖于基于硬件或软件的功率模式切换。可以基于操作状态、操作条件和/或睡眠周期特性以及其他因素来为微控制器部件或资源选择功率模式，以在处理器进入低功率或睡眠状态时为选定微控制器部件配置低功率模式。在一些系统中，可以使用一组预定义的低功率配置，而更复杂的系统可以动态地选择低功率配置以最大化节能，同时仍然满足系统时延要求。

然而，即使采用可用的低功率模式，微控制器功率使用可能被与所连接的传感器、存储器系统或其他外围设备的交互作用不利地影响。对来自此类外围设备的服务的频繁中断或请求可能极大地限制微控制器可保持在低功率模式中的时间。仍然需要为极低功率操作提供可靠的总功率管理协议和部件的系统。

为了减少或减轻前面所述的问题，在一个实施例中，提供了一种可以包括支持至少一个近或亚Vt电路的处理单元和多个存储器块的低功率微控制器系统，每个存储器块连接到DMA控制器且是独立地功率受控。在一些实施例中，处理单元可以包括多个核心，存储器块(例如，SRAM实例)互连到至少一个核心。

包括至少对存储器块进行功率控制的功率门(power gate)的功率控制系统可以被连接，以及唤醒中断控制器连接到该功率控制系统。包括降压转换器和LDO中的至少一个的电压调节器系统可以向独立的功率域(power domain)提供电压，电压调节器系统至少部分地由功率控制系统所操作的功率门控制。该系统还包括被连接来限定与独立的功率域相关联的时钟域的多个时钟。时钟可以由DMA控制器选通，时钟门电路可选地包括锁存器。在一些实施例中，可以在没有同步的情况下使用时钟(例如，SRAM时钟)

在这样描述的系统中，可以支持分别具有不同Vt的第一和第二晶体管。也可以使用堆叠式晶体管。在其他实施例中，微控制器系统可以包括常开(always-on)电路(例如，用于唤醒控制器)，并且存储器块可以每个连接到至少一个电压调节器。可以通过支持功率控制系统来实现节能，该功率控制系统可以将功率分配按顺序排列到独立的功率域。

在另一个实施例中，微控制器系统包括处理核心和多个存储器块。具有在用于低功率操作的近Vt模式中操作的至少一些晶体管的常开电路可以连接到处理核心，并且能够通过功率门控来禁止多个存储器块中的至少一些活动的功率控制系统被提供。每个存储器块可以连接到DMA控制器，且是独立地功率受控。

在一些实施例中，常开电路可以连接到定时、电压和I/O外围设备，并对片上中断、片外请求或复位电路做出响应。可选地，可以响应于计数器或定时器状态来激活常开电路。为了改善节能，常开电路可以在与核心分开的功率域内。

在另一个实施例中，微控制器系统包括处理核心和多个存储器块。DMA系统可以连接到多个存储器块，DMA系统包括DMA控制器。至少两个外围设备——每个外围设备具有相关逻辑电路——也可以连接到DMA系统，每个外围设备及其相关逻辑电路在不同的功率域中被支持。

为了提高功率性能，在一些实施例中，DMA系统被功率门控。该DMA系统还可以包括仲裁器以确定多个存储器块中的哪一个是可访问的并使用交叉开关来实现在多个存储器块之间的通信。在一些实施例中，外围设备被允许独立于处理单元而访问存储器。

微控制器系统的其他节能特征由功率控制系统提供，该功率控制系统包括功率门以对多个存储器块进行功率控制。微控制器系统可以包括电压调节器系统，用于向至少两个功率门控外围设备和功率门的独立的功率域提供电压，以对至少一些存储器块进行功率控制。多个时钟可以被连接以限定与外围设备的独立的功率域相关联的时钟域。

在另一个实施例中，微控制器系统包括在相应的第一或第二时钟频率下操作的至少两个处理单元，并且每个处理单元能够做出对存储器访问的请求。至少一个存储器块可连接到处理单元，并且仲裁电路可用于管理来自处理单元的存储器访问请求。时钟复用电路可以响应于仲裁电路请求而将相应的处理单元的相应的第一或第二时钟频率应用于所连接的至少一个存储器块。

在一些实施例中，至少两个处理单元可以在不同的功率域中在相应的第一或第二时钟频率下操作。电压调节器系统可以向不同的功率域提供电压，并且功率门控电路——包括存储器块的功率门控——也可以被支持。在一些实施例中，相应的第一或第二时钟频率是不同的，而在其他实施例中，相应的第一或第二时钟频率是相同的而时钟相位是不同的。通常，相应的第一或第二时钟频率具有小的整数比关系。

在微控制器系统的另一个实施例中，处理单元和多个存储器块连接到启用功率门的DMA系统，该DMA系统包括DMA控制器。在不同的功率域中支持至少两个外围设备，每个外围设备具有连接到DMA系统的相关逻辑电路。有利地，当DMA系统被功率门控时，传输信息可以被累积到外围设备中。这允许深度睡眠模式的支持，其中当微控制器在深度睡眠模式中时，DMA系统被功率门控。

在另一实施例中，微控制器系统包括在至少一个功率域中的处理单元，该处理单元具有多个具有不同Vt的晶体管以允许各种功率操作模式。还提供在至少一个功率域中的多个存储器块，每个存储器块连接到DMA控制器且是独立地功率受控。包括功率门的功率控制系统可用于至少对存储器块进行功率控制。电压调节器系统也可以被连接，以向独立的功率域提供电压，电压调节器系统至少部分地由功率控制系统所操作的功率门控制。

附图说明

图1A示意性地示出了低功率微控制器系统；

图1B-1N示意性地示出了在图1A的低功率微控制器系统中的选定模块的各种实施例；

图2示出了在微控制器核心和多个存储器组之间的连接；

图3示出了包括对外围设备的直接存储器访问(DMA)和DMA仲裁器的存储器系统；

图4示出了由功率门控进一步控制的选定块的组功率域；

图5示出了功率管理单元和唤醒中断控制器；

图6示出了具有相应转换器/调节器的不同功率域块的电压调节。

图7示出了多个电压调节器对于每个功率域的使用；

图8示出了多个相关时钟和功率域的使用；

图9A-9D示出了各种时钟实施例；

图10A和10B示出了堆叠式晶体管的使用；以及

图11A和11B分别示出了金属叠层和减少功率使用的修改的金属叠层的示例性横截面。

详细描述

图1示意性地示出了具有微控制器102的微控制器系统100，微控制器102具有包括定时外围设备120、电压外围设备118和串行通信外围设备128的各种外围设备。一些或所有外围设备可以包括允许外围电路的至少一部分在低功率模式中操作的常开电路103。如将理解的，微控制器102可以是通用处理器、专用处理器、微处理器、逻辑电路或能够受益于本文所述的技术的任何其他形式的计算元件。

核心111包括具有调试端口113的CPU 112(例如数字核心)、包括第一存储器114A、第二存储器114B、高速缓存114C的内部存储器、功率管理单元116、唤醒中断控制器117和复位控制器119。

电压外围设备118可以包括各种电压调节系统，包括降压转换器118A、上电复位118B、掉电检测器118C和电源电压监测器118D。

定时外围设备120可以包括实时时钟(RTC)120A、高频RC时钟(HFRC)120B、低频RC时钟(LFRC)120C、外部时钟(XTAL)120D和计数器/定时器124。

输入/输出(I/O)外围设备128可以包括脉冲编码调制(PCM)主设备128A(其为PCM转换提供脉冲密度调制)、通用异步接收器-发射器(UART)128B、50通道通用输入/输出(GPIO)128C、内部集成电路/串行外围接口(I2C/SPI)主设备/从设备128D和IC内置音频(I2S)128E。

传感器外围设备125可以包括模数转换器(ADC)126A、温度传感器126B和电压比较器126C。

可以通过一个或多个内部总线或控制/数据传送系统来连接其他外围部件例如无线模块、蓝牙无线电设备或片上传感器(on-die sensor)。微控制器102还可以通过I/O 128连接到外部电子设备130，例如外部外围设备132(包括传感器)、外部存储器134和外部接口系统136。

微控制器系统100可以包括能够节省大量功率的大范围的晶体管或电路类型。例如，在一个实施例中，CPU电路可以被配置为在常常被称为“亚Vt”或“近Vt”的模式中操作，Vt是阈值电压，晶体管在该阈值电压下在打开和关闭的栅控沟道之间切换。近Vt与“超Vt”设计技术——一种传统的方法，其中晶体管被偏置得远远高于(通常几百mV或几V)它们的阈值电压(“Vt”)——形成对比。亚Vt电路在低于常规Vt电平的偏置电平处操作，并且可能需要特殊的电路布局用于可靠的操作。有利地，在许多条件下，近Vt和亚Vt电路可以在比超Vt电路所需的功率电平明显低的功率电平处进行数字处理，尽管处理速度可以降低一个或多个数量级。在其他实施例中，亚或近阈值电路的混合可以与传统的超Vt电路结合来使用。有利地，这种近Vt和亚Vt电路可以位于不同的功率域中，并且可以充当低功率“常开”或唤醒电路。在其他实施例中，近Vt和亚Vt电路可用于仅需要低处理速率的应用，包括功率校准、传感器支持或定时器。在一个实施例中，“亚Vt”可以被定义为低于晶体管Vt操作该晶体管，“近Vt”可以被定义为电压在1和2Vt之间操作晶体管，以及“超Vt”可以被定义为高于2Vt操作晶体管。对于阈值电压特性随偏置而变化的先进技术，我们可以使用饱和阈值电压定义，其中阈值电压“Vt”被定义为在Id与Vg的关系曲线中的电压轴的交点，晶体管的Vd在电源电压电平处。在另一个实施例中，“近Vt”可以被定义为电压在标称电源电平之下200mV至300mV下操作晶体管，标称电源电平由半导体制造商设置为工业标准。

微控制器系统100可以在大范围的应用中被使用，但特别适合于需要传感器测量和数据分析的低功率、电池供电的应用。在典型的系统中，微控制器系统充当一个或多个传感器和/或无线电装置的应用处理器。微控制器系统可以使用集成ADC来测量模拟传感器输出，并使用集成的串行主端口来测量数字传感器输出。集成在该微控制器系统中的一个或多个处理单元能够运行复杂的数据分析和传感器融合算法来处理传感器数据。

随着传感器转换和数据分析的提高的能量效率，微控制器系统100实现各种产品(包括智能手表、健身跟踪器、位置跟踪器和工业应用)的延长的电池寿命。例如，通常在可再充电电池上具有数周寿命的健康监测设备可以被重新设计以使用所描述的微控制器系统100和非充电电池来获得一年或更长的寿命。类似地，微控制器系统100由于它的非常低的活动模式功率而能够使用更复杂的传感器处理算法。通过使用微控制器系统，健身监测设备可以实现当前多天或多周电池寿命，同时添加新的计算密集型功能，如上下文检测和手势识别。

作为一个例子，系统100可以用在心率健康跟踪器中。除了心率监测以外，很多功能例如步伐计数、心率监测和睡眠监测也可以被执行。在智能手表中，除了心率跟踪、时间显示、从智能手机转发的信息显示、音频命令输入和许多其他功能可以被集成。资产跟踪通常将用于位置确知的GPS与其他传感器集成在一个系统中以存储各种参数，例如温度、位置、定向；资产跟踪标签可以贴到一件行李或正被装运的板条箱，并跟踪它的位置，无论它是否经受高温或被掉落或撞击。

所描述的微控制器系统可以用在依赖于音频接口的系统中，其中该系统能够检测语音、识别关键字、流式传输音乐文件、与背景噪声隔离并放大说话人的语音，并提供主动噪声降低或回声消除。可选地，微控制器系统可用在系统中以识别面部、检测运动并确定人或物体的背景。

对于包括在戴着健身跟踪器的某人上的心率监测的那些实施例，微控制器系统可以以周期性的间隔触发将照耀在穿戴者皮肤上的光，通过光捕获传感器重新得到反射光，数字化所得到的模拟信号，将数字化信号存储在存储器中，在处理单元内处理数字化信号，通过该处理提取心率值，并将所得到的值存储在存储器中。当这些步骤发生时，用户还可以在显示器上或通过与智能手机的无线电通信来访问该值。

为了在操作期间最小化功率，未使用的块例如接收运动传感器输入的IO可以被功率门控。为了记录穿戴者心率，可以按照上述顺序每分钟测量心率。在测量之间，存储器块例如SRAM和闪存、ADC和处理单元可以被功率门控。为了最小化在测量之间的功率，时间保持和测量触发电路可以用高Vth晶体管构建，并在低电压处操作。在一些实施例中，在该电路中的寄存器和门以非最小门长度被构建，并且可以包括堆叠式设备。对于具有SRAM存储器块的实施例，在测量之间未使用的SRAM可以被功率门控。执行测量的代码可以对于每次测量从非易失性闪存下载，或者存储在SRAM中，这允许SRAM在测量之间被置于深度睡眠中。功率控制单元可以在心率监测的不同阶段期间管理设置这些块的功率模式。

也可以通过利用多个时钟来减少功率使用。同时操作的不同块例如处理单元和ADC可以具有不同的时钟。ADC可以以第一时钟速率操作以确保足够的准确度，并通过DMA电路以该时钟速率将数据传送到SRAM，SRAM在第一电源电压处。存储在SRAM中的数据的处理可以在第二时钟速率和较低的电源电压下完成，以便在处理期间节省功率。当ADC是活动的时，处理单元可能不是活动的。

如果系统包括温度传感器，这些第一和第二时钟速率和供电可以进一步基于如存储在寄存器中的半导体处理特性以及通过系统的温度来调整。功率控制块可以管理在测量之间将供电控制从降压转换器切换到LDO调节器以在测量期间给模数转换器供电，或者通过为给定电路设置适当的功率模式。

在一些实施例中，处理单元可以包括浮点单元。有利地，这允许使用通常以浮点形式执行的应用代码，而不需要执行大量的固定点优化。

在其他配置中，主机处理器可以使用标准工业输入/输出通信协议例如I2C、SPI或I2S通过它的串行从端口与微控制器系统通信。

CPU单元或处理单元可以是32位核心，例如ARM处理器，包括具有几个紧密耦合的片上外围设备(on-die peripheral)的浮点单元。代码和数据可以存储在集成的非易失性存储器中和/或在低泄漏RAM中。与处理单元耦合的唤醒中断控制器(WIC)支持复杂和可配置的睡眠状态转换，其中具有各种中断源。

片上传感器外围设备实现几个传感器的监测。集成的温度传感器实现环境温度的测量。其它片上外围设备例如ADC可以是能够监测温度传感器、若干内部电压和外部传感器信号的低功率逐次逼近型寄存器(SAR)模数转换器(ADC)。可以用不需要微控制器系统干预的可配置测量模式针对最小功率来独特地调整ADC。除了集成的模拟传感器外围设备之外，标准I2C/SPI/PDM主端口和/或UART端口使微控制器系统能够与具有数字输出的外部传感器和无线电装置(例如外部蓝牙收发器)通信。

微控制器系统还可以包括一组定时外围设备和RTC(实时时钟)。还可以包括例如在2017年8月10日提交的美国专利申请序列号15/674242(该专利申请的公开在此通过引用被并入)中描述的通用定时器/计数器模块(CTIMER)以及32位系统定时器(STIMER)。RTC可以由三个不同时钟源之一独立地驱动：低频RC振荡器、高频RC振荡器和32.768kHz晶体(XTAL)振荡器。这些时钟源可以使用技术例如在美国专利申请序列号14/379,426“PulseInjection Crystal Oscillator”中描述的技术，该专利申请的公开在此通过引用被并入。

在一些实施例中，微控制器系统可以包括时钟可靠性功能，例如RTC在XTAL故障的情况下可以通过该功能从XTAL源自动切换到RC源。在另一个实施例中，微控制器系统可以将RC振荡器同步到XTAL，并关闭XTAL时钟以节省功率，如在2012年2月21日提交的美国专利8,924,765中所述的。如在2015年10月9日提交的美国专利申请14/879,863中所述的，进一步校准对于高频RC振荡器是可能的，该专利申请的公开在此通过引用被并入。

下面的章节提供了与由微控制器系统处理器核心控制的片上和外部外围设备相关的行为、功能和连接的例子。外围设备的多个实例可以存在于微控制器系统中，例如，一个实施例具有六个I2C/SPI主模块。在微控制器系统中，多个外围设备可以产生中断。在一些情况下，单个外围设备也许能够产生多个不同的中断。由外围设备产生的每个中断信号在两个地方上连接回到处理单元。首先，中断连接到在处理核心内部的中断控制器。这个连接向与中断处理相关的程序流提供标准更改。此外，它们连接到在处理单元外部的WIC，允许中断源在处理单元在深度睡眠模式中时唤醒处理单元。

处理单元可以利用系统总线的各种实例用于与存储器和外围设备通信。ICode总线可用于从“代码”存储器空间的指令取出，而DCode总线被设计成用于在那个同一区域中的数据和调试访问。在一些实施例中，系统总线用于取出到SRAM和MCU的其他外围设备。

微控制器系统可以将可用的SRAM存储器映射到在“代码”存储空间内的地址空间。这为用户提供执行从低功率SRAM的指令和数据取出的机会，以有效地降低微控制器系统的功率消耗。

不频繁地被访问的微控制器系统的外围设备可以位于独立的外围总线上。存在将访问从系统总线转移到外围总线的桥。对这些外围设备的访问将在任何访问周期期间根据需要在系统总线上注入等待状态。

功率管理单元(PMU 116)是控制微控制器系统在功率模式之间的转换的有限状态机。当从活动模式移动到深度睡眠模式时，PMU管理在处理单元中的寄存器的状态保持能力，并且也控制微控制器系统的电压调节器的关闭。一旦在深度睡眠模式中，PMU就与唤醒中断控制器结合来等待唤醒事件。当该事件被观察到时，PMU 116通过重新启用片上电压调节器并恢复CPU寄存器状态来开始功率恢复过程。一旦所有状态就绪，处理单元就返回到活动模式。

在本文描述了微控制器系统功率模式的各种例子连同PMU的操作。处理单元可以包括下面的4种功率模式：活动、睡眠、深度睡眠和关闭。在关闭模式中，除了支持上电复位所需的逻辑之外，整个微控制器系统被断电。在活动模式中，处理单元被加电，时钟是活动的，且指令正在被执行。在这个模式中，处理单元可以与附接到系统总线和外围总线的所有所启用的设备交互作用以被供电和计时用于正常访问。

为了从活动模式转换到任何低功率模式，在处理单元上执行指令的特定序列。首先，必须设置在系统控制寄存器(SCR)中的特定位以确定要进入的模式。在SCR被设置之后，代码可以使用两种下面的方法之一进入低功率状态：1)通过执行等待中断(WFI)指令，或2)通过设置SCR的位，使得从中断的退出将自动返回到睡眠状态。在这些之一被执行之后(假设所有条件被满足)，处理单元将进入低功率消耗模式，并保持在那里，直到某个事件使核心返回到活动模式为止。返回到活动模式的可能原因是：复位、所启用的中断由内部中断控制器接收、调试事件。

在睡眠模式中，处理单元被通电，但时钟是不活动的。电源仍然施加到处理单元逻辑，使得它可以在唤醒事件时立即变为活动的，并开始执行指令。

在深度睡眠模式中，处理单元进入主功率被移除的模式，但触发器保持它们的状态。时钟不是活动的，且微控制器时钟源可以被去激活。为了便于移除电源并进入该模式内，处理单元将与唤醒中断控制器和功率管理单元握手，并设立可能的唤醒条件。

除了处理单元功率状态之外，额外的系统功率状态也可以被定义如下：

系统活动——处理单元在活动模式中并执行指令。所有外围设备开启且是可用的。

系统睡眠模式0——微控制器的低功率状态。在这个模式中，所有SRAM存储器被保留，快闪存储器在待机中，高频时钟(HFRC)开启，主核心时钟域被门控，但外围时钟域可以开启。处理单元在睡眠模式中。如果外围设备(包括但不限于通过SPI/UART/I2C连接的外围设备)正在主动传送数据并且时间窗足以让处理单元进入睡眠模式但时间窗没有长到足以进入深度睡眠模式，则可以进入这个状态。

系统睡眠模式1——微控制器的低功率状态。在这个模式中，所有SRAM存储器被保留，快闪存储器在待机中，HFRC开启，且所有功能时钟被门控。处理单元在睡眠模式中。如果没有外围设备正在主动传送数据，则可以进入该状态，然而通信可能在短时间窗内出现，这将阻止CPU进入深度睡眠模式(并随后阻止系统进入低功率状态)。这个状态也被称为“活动空闲”。所有功率域被通电，但所有时钟被门控。该状态为系统提供良好的功率基线，因为它代表主动模式DC功率电平。通常，在这个状态中的功率由泄漏和常开功能块控制。

系统深度睡眠模式0——微控制器系统的深度低功率状态。在这个模式中，SRAM被保留(多少SRAM被保留是由软件控制的)，高速缓存存储器被保留，快闪存储器断电，HFRC开启，以及主核心功率域关闭，但外围功率域可以开启。处理单元在深度睡眠中，且核心逻辑状态被保持。如果外围设备正在主动或间歇地传送数据，则可以进入该状态，但采集的窗口仍然足够长以允许处理单元进入更深的低功率状态。例如，在心率监测器中，在心跳之间的间隔足够长，使得微控制器系统可以在心跳之间进入系统深度睡眠模式0，仅在潜在心跳被预期之前几毫秒醒来到更高功率状态。

系统深度睡眠模式1——微控制器系统的深度低功率状态。在这个模式中，SRAM被保留(容量由软件控制)，高速缓冲存储器断电，快闪存储器断电，HFRC开启，主核心功率域关闭，但外围功率域可以开启。处理单元在深度睡眠中。处理单元逻辑状态被保留。如果准备高速缓存所需的时延可以被容忍，则可以进入该状态。这可以是对外围设备通信事件的延长等待。

系统深度睡眠模式2——最小功率状态，其中微控制器系统可以然后重新开始正常操作。在这个模式中，只有最小SRAM存储器根据需要被保留，用于使软件执行重新开始。高速缓存被断电(无保留)，快闪存储器断电，HFRC关闭，慢频时钟XTAL开启，所有内部开关功率域被关闭/门控。处理单元在深度睡眠中。核心逻辑状态被保留。当所有活动在足以维持较长的退出时延以重新开始的一段持续时间期间暂停时，可以进入这个状态。例如当周期性数据样本需要被采用并且数据在长时间间隔之后在本地被处理、累积或传送时，这可以是能够被使用的状态。只有当外围设备未被启用/激活时或者当应用可以在进入/退出这个模式时能够保存/恢复控制器的状态时，这个状态才被进入。

系统深度睡眠模式3——微控制器的深度睡眠功率状态。在这个模式中，没有存储器处于保留，所有存储器断电，低频时钟LFRC开启(HFRC和XTAL关闭)，所有内部开关功率域被关闭/门控。处理单元在深度睡眠中。核心逻辑状态被保留。单个定时器正在运行。可以在长的不活动时期时进入这个状态。该模式也可用于极低功率ADC采样，而没有处理单元交互作用。

系统关闭模式——微控制器完全断电而没有功率被供应。处理单元在关闭模式中而没有状态保持。只有快闪存储器被保留。在一个实施例中，该模式通过移除所提供的功率相对于微控制器系统在外部被控制。

应当注意，功率管理单元与每个块通信，以便对块进行功率门控，换句话说，完全关闭对块的功率，或者将块置于上述模式之一中。为了保持这些块的状态是已知的，大多数块包含被考虑为“常开电路”的几个门和寄存器。该电路在与该块的其余部分分开的电源上，使得当该块被功率门控时，在与该块相关的常开电路中的信息不丢失。共同地，“常开电路”可以指当块断电时保持被供电的寄存器和逻辑。这种电路用于与功率管理单元通信。例如，它还用于监测将触发中断以唤醒系统的外部刺激。

将认识到，在一个实施例中微控制器系统可以支持单个处理单元，而在其他实施例中微控制器可以具有多个处理单元，其可以或可以不在结构上是相似的。每个处理单元可以具有上述功率模式，并且多个处理单元可以支持包括前述模式的组合的其他模式。例如，双处理器核心系统可以支持组合模式，其中一个处理器是活动的，而第二处理器在睡眠模式中。

如图1B所示，在一个实施例中，用于微控制器系统的存储器系统100B可以支持通过高性能互连总线(HIB”)结构103B互连的至少四种存储器。存储器可以包括但不限于SRAM104B、闪存106B(具有快闪高速缓存)、引导加载器ROM 108B和一次性可编程(OTP)存储器110B。OTP包含工厂预设的每个芯片修整值和用于最终用户应用的另一个区域112B，包括快闪保护字段，以控制快闪存储器块106B的读和写能力。块可以被保护用于读和写，并且仅仅对执行是可用的。OTP位可以指定调试器锁定状态。OTP位可以保护SRAM内容不受调试器检查。

微控制器系统集成板载快闪存储器和一次性可编程存储器。这两个存储器由快闪存储器控制器110B管理，用于写操作。快闪高速缓存控制器也可以在读操作期间管理闪存访问。在正常微控制器代码执行期间，快闪高速缓存控制器将来自处理单元的请求转移到快闪存储器实例，用于指令和数据取出。快闪高速缓存控制器被设计为当访问命中高速缓存时在零等待状态中返回数据，并且可以在高达处理单元的最大操作频率下操作。在高速缓存未命中时，控制器向快闪高速缓存控制器发出未命中请求。

快闪存储器控制器110B便于快闪擦除和编程操作。当擦除或编程操作是活动的时，不能从快闪存储器取出指令用于执行，因此片上SRAM必须用于代码执行。快闪高速缓存控制器确保这些操作被同步。为了便于闪存更新和OTP编程的管理，在引导加载器ROM 108B中提供许多闪存助手函数。引导加载器ROM 108B可以包含在系统加电时执行的指令。一旦有效的复位向量在快闪存储器中在偏移零处被建立，引导加载器108B通过发出POR(上电复位)来将控制转移到用户应用，该POR使处理单元在闪存中输入复位向量。这个过程在引导加载器中占用少于100条指令。引导加载器的剩余部分由一组闪存助手函数占用。

图1C示出了快闪高速缓存系统100C的一个例子。微控制器系统102C合并连接到来自处理单元的ICode和DCode总线路径的快闪高速缓存。该控制器意欲提供对闪存106C的单周期读访问，并减少对闪存106C的整体访问以降低功率。控制器可以是统一的ICode和DCode高速缓存控制器。高速缓存填充路径在高速缓存未命中以及其他闪存读代理(例如信息块、调试、自测试)之间被仲裁(闪存仲裁器108C)。

许多寄存器用于控制和监控存储器块和相关高速缓存的状态。可以通过加载高速缓存控制寄存器由软件来启用高速缓存。该寄存器将使高速缓存SRAM 110C加电，并发起高速缓存启动序列，该序列将刷新高速缓存RAM。一旦序列完成(由高速缓存控制寄存器中的一个位指示)，高速缓存就将根据控制Icache和Dcache的两个寄存器的状态自动开始从高速缓存的服务指令和/或数据取出。仲裁由SRAM Arb 112C提供。软件可以选择独立地启用/禁用这些，并且它们可以在操作期间动态地改变。此外，非高速缓存的区域寄存器可用于将区域标记为非高速缓存的，这取代I/D使能位并使来自该范围内的所有取出都是非高速缓存的。

如果闪存被擦除/编程或如果主高速缓存使能位被禁用，高速缓存将自动刷新数据内容。此外，软件可以通过在高速缓存控制寄存器中写入专用位来使高速缓存无效。

高速缓存还可以包括监测高速缓存性能的逻辑，该逻辑可以与STIMER或CTIMER结合使用以确定所经过的时间。指令和数据总线具有独立的监测逻辑，其保持在记录总线上执行的读取的总数、所执行的标签查找的次数、导致命中的标签查找的次数、从行缓冲器(在未命中或未高速缓存访问时)或直接从RAM提供的读取的次数(因为它们落在与前一查找相同的行内)的计数。

当任一访问计数器达到0xFFFF0000的值时，高速缓存监测计数器可以自动冻结计数，以防止计数器滚转。通过写到在高速缓存控制寄存器中的复位位，监测器计数可以在任何时间被复位。另外的高速缓存寄存器位可以控制每个独立的高速缓存SRAM和闪存块的功率模式以及这些块的时钟门控。

图1D示出了快闪存储器控制器的一个实施例。在正常处理单元代码执行期间，快闪存储器控制器102D将来自处理单元(经由快闪高速缓存)和HIB和HPB(高性能外围总线)从设备106D的请求转移到快闪存储器实例104D，用于指令和数据取出。控制器102D可以被设计成在单个等待状态中将数据返回到高速缓存，并且可以在高达处理单元的最大操作频率的一半或者适合于该块的功能的任何频率下操作。

快闪存储器控制器通过控制寄存器108D来便于闪存擦除和编程操作。当擦除或编程操作是活动的时，数据不能从快闪存储器被取出。这将使高速缓存控制器填充逻辑暂停，直到程序操作完成且闪存设备是可用的为止。在高速缓存被启用的情况下，这个冲突应该很稀少地发生。快闪存储器控制器的另一个功能是在芯片上电时捕获分配到微控制器系统的各种片上外围设备的配置值。这些从快闪存储器的信息空间被读取，并在寄存器中被捕获用于由其他外围设备使用。每当全芯片POI周期出现时，配置值被重新加载。

类似地，SRAM接口将来自处理单元的请求转移到SRAM存储器实例用于指令和数据取出。该接口被设计为在零等待状态中返回数据，并且可以在高达处理单元的最大操作频率下操作。该接口包含每个SRAM实例的仲裁逻辑，其允许在任何给定周期内2个总线从设备之一对SRAM的访问。

图1E示出了包括多个I2C/SPI主模块的I/O系统100E的一个实施例。在一个实施例中，微控制器系统可以包括六个I2C/SPI主模块，每个主模块如同由专用寄存器选择的I2C或SPI接口的主设备起作用。128字节双向FIFO和复杂的命令机制允许I/O操作的简单发起而不需要软件交互作用。

在一个实施例中，在I2C模式中，I2C/SPI主设备支持7位和10位寻址、多主设备仲裁、从1.2kHz到1.0MHz的接口频率以及多达255字节的脉冲操作。在SPI模式中，I2C/SPI主设备支持具有自动nCE选择、3线和4线实现、所有SPI极性/相位组合和多达4095字节的脉冲操作、具有标准嵌入式地址操作和原始读取/写入传送的多达8个从设备。

微控制器系统可以进一步支持四个主SPI端口和两个高速主SPI端口。

如在图1F中所指示的，I2C/SPI主设备可以产生大范围的I/O接口时钟。源时钟是HFRC 48MHz时钟的按比例缩放的形式，由在IO主寄存器中的一个位选择。在该寄存器中也可以选择3分(divide-by-3)电路，这在创建16MHz的有用的SPI频率时是特别重要的。然后，3分电路的输出可以被8位值除，以产生接口时钟。这个结构允许接口频率的非常精确的规范，并产生1.2kHz的最小可用接口频率。时钟占空比可以通过寄存器位被指定和调整。

为了最小化CPU在I2C/SPI主设备操作期间必须唤醒的时间量，I2C/SPI主设备的架构围绕向内部128字节FIFO和从128字节FIFO传送数据的处理命令被组织。命令寄存器包括所有必要的控制以执行I2C/SPI数据传送。对于到接口的写入，软件将数据写到FIFO，且然后向IO主寄存器发送单个命令。在一个实施例中，该命令包括I2C从设备地址或SPI通道选择、期望的地址偏移和传送的长度。此时，I2C/SPI主设备执行整个传送，因此处理单元可以睡眠。如果多于128个字节将被传送，当FIFO大小值下降到写阈值之下时，主设备将产生中断，所以处理单元可以唤醒并重新填充FIFO。当命令完成时，I2C/SPI主设备将产生命令中断。在每种情况下，在每个操作中传送的字节的总数在IO主寄存器的字段中被指定。如果当FIFO是满的时软件执行到FIFO的写入，中断将产生且传送将终止。对于读取，首先用命令写CMD寄存器，且处理单元可以睡眠。主设备发起读取并将读取的数据传送到FIFO。如果FIFO大小值超过读取阈值，中断产生，所以处理单元可以唤醒并使FIFO变空。当命令完成时，中断也产生。如果在FIFO具有少于一个字的数据时软件执行从FIFO的读取，另一个中断将产生且传送将终止。如果读取传送已经完成，则没有中断产生，使得软件可以读取最后一个FIFO字，即使它是不完整的。

如果FIFO在写入时变空或在读取时充满，I2C/SPI主设备将简单地暂停接口时钟，直到CPU从FIFO读取或写入字节为止。这避免了阈值被保守地设置的要求，使得处理单元可以在长传送时唤醒较少的次数，而没有中止进行中的传送的下溢或上溢的风险。

如果软件发起不正确的操作，例如试图在写操作时或当FIFO为空的时读取FIFO或在读操作时或当FIFO是满的时写入FIFO，则主设备将产生错误中断。如果软件试图在另一个命令在进行时写入命令寄存器或者在FIFO为空时利用写入命令写入CMD寄存器，则主设备将产生错误中断。

每个操作是自包含的，并且在每个操作完成时FIFO指针被复位。例如，不可能将来自多次传送的数据加载到FIFO内并然后执行几次CMD寄存器写入。

I2C/SPI主机还可以包括128字节本地RAM(LRAM)，用于数据传送。LRAM起FIFO的作用。只有对FIFO的32位字访问可从处理单元被支持。控制位将被保持在IO主寄存器中以控制从处理单元到FIFO的读和写操作。一些外部外围设备，特别是例如加速度计和陀螺仪的传感器，具有保存样本数据的多个寄存器(X、Y和Z中的每个的2个字节是公共的)和保存多个样本的在这些寄存器后面的FIFO。为了允许软件用单个操作取得几个样本，微控制器系统I2C/SPI主设备包括执行同一命令多次的能力。如果多个命令是需要的，寄存器被加载额外的次数以执行下一个命令。当命令被写到命令寄存器时，该命令被执行多次，在适当时填充FIFO或使FIFO变空。该系列的重复命令表现得好像单个长命令一样，单个中断出现在末尾，且如果FIFO越过相关阈值，则其他中断出现。

例如，假设外围设备具有位于寄存器偏移10、11、12、13、14和15处的6个字节的传感器样本数据。此外，假设外围设备的内部FIFO阈值被设置，使得当FIFO包含8个样本时，中断出现。命令寄存器被设置到7且读取命令在偏移10和长度6的情况下被执行。该命令将被执行8次，每次将6个字节的数据从在外围设备中的寄存器10-15突发到I2C/SPI主FIFO。当该命令被接收到时，在I2C/SPI主设备中的FIFO将包含48个字节的数据。数据的字节被打包在FIFO中——样本之间没有间隙。

每个I2C/SPI主设备具有全局接口使能位。每当接口不被使用时，该位应保持在0处，以便最小化功率消耗。

通过I/O 128可访问的一个特别有用的外围设备132是支持音频应用的脉冲密度调制(PDM)到脉冲编码调制(PCM)外围设备，并通过可选的I2S从接口被访问，用于外部主机处理器通信。PDM控制器产生对基于1(单声道)或2(立体声)PDM的数字麦克风的接口的时钟输出。PDM输入数据在PDM时钟的上升沿(左/单声道)和下降沿(右/立体声)上被采样。控制器支持在8/16kHz处的16位PCM输出采样。单个位脉冲密度调制(PDM)位流数据转换成脉冲编码调制(PCM)数据，并提供可选的I2S串行音频/语音数据格式。转换后的PCM数据存储在异步FIFO中，其中它可以然后由MCU CPU通过HIB从接口被取得。

PDM控制器可以包括立体声或单声道PDM输入、16位PCM数字输出、I2S从接口输出(可选的)、对可变PDM输出时钟速率(750-768kHz、1.5-1.536MHz、3-3.072MHz：输出时钟取决于来自I2S或微控制器系统的源时钟)的支持、PDM位流输入到PCM输出的64倍抽取、8kHz或16kHz的采样速率(附加采样速率根据需要被支持)以及用于寄存器控制、状态编程和PCMFIFO数据存取的HIB从接口。

微控制器系统可以集成具有两种操作模式(低功率模式和正常模式)的PDM控制器。低功率模式旨在用于唤醒语音/关键字检测操作。对麦克风(需要支持低功率操作的数字麦克风)产生低频PDM时钟。一旦关键字被检测到，微控制器就产生唤醒事件以进入正常模式。在正常模式中，支持更高的PDM频率以如所需地处理音频/语音，用于语音记录、语音呼叫或其他听觉输入。

PDM到PCM核心IP通过内部数据采样、过滤和PGA放大来将PDM位流数据转换为16位PCM数据。控制器可以在正常操作中在立体声或单声道模式中以及当不在使用中时在系统复位或断电模式中操作。每种模式可以通过寄存器被编程。

在图1G中详细看到基本PCM转换流程，其中微控制器系统可以支持用于PDM麦克风操作的双模时钟源。第一模式是直接从微控制器得到的时钟(通过分频HFRC参考)。第二模式是通过I2S_BCLK从外部主机得到的时钟。在一个实施例中，如果基于音频采样要求需要更高准确度的时钟，则可以切换时钟源。微控制器系统时钟源基于具有影响所得到的时钟的质量的固有抖动的RC振荡器。对于一般的语音命令处理，时钟的质量是足够的。然而，对于语音记录/回放场景，这可能表现为音高/噪声问题。在微控制器系统用于语音/关键字检测的应用中，在检测到时，微控制器系统可以向外部主机生成通知。然后，外部主机可以向微控制器系统发送切换时钟源的命令。

图1H示出了到语音/关键字检测的转变可以如何被处理的例子。PCM数据通过256字FIFO从PDM模块被取得。当达到FIFO限制时，FIFO处理由寄存器和中断控制。PDM控制器通过控制与PDM块相关的寄存器来支持数字音量控制和滤波。

图1I示出了能够控制到一组数字/模拟管脚(pad)的连接的通用I/O和管脚配置(GPIO)模块。每个管脚可以连接到各种模块接口信号，所有管脚输入和输出选择和控制由GPIO模块管理。此外，任何管脚可以起到可以被配置成用于各种外部功能的通用输入和/或输出管脚的作用。每个GPIO可以配置为当转变在输入上发生时产生中断。多个寄存器位将调整管脚的特性。可通过对GPIO寄存器编程来选择电流驱动强度、三态、直通、弱或强上拉和下拉晶体管、可选的上拉电阻器。每个GPIO管脚可以配置为在高到低转变或低到高转变时产生中断。用标准的一组中断寄存器来启用、禁用、清除或设置每个中断。

每个计数器/定时器可以可选地对来自输入管脚的脉冲计数，或者在输出管脚上产生脉冲。如果管脚用作输入，则寄存器位应被设置，否则它应被清除。如果输入信号为开漏极，则寄存器位可以被设置。

微控制器系统可以具有工业标准接口电路，如到GPIO管脚的I2C、SPI、UART连接。音频信号可以连接到各种管脚。PDM CLK和DATA信号可以每个连接到几个管脚。注意，CLK和DATA可以独立地被选择。

通过设置寄存器位，微控制器系统的每个管脚可以被配置为GPIO端口。时钟发生器模块(稍后描述)的灵活时钟输出CLKOUT可以被配置在几个管脚上。除了CLKOUT复用输出之外，还有专用的32KHz时钟输出。该时钟主要用于运用来自微控制器系统的32kHz振荡器时钟。该时钟输出可以被配置在几个管脚上。

可以为ADC模块建立三种类型的管脚连接。ADC参考电压输入可以在专用输入引脚(pin)上被提供。如果需要外部数字触发器，可以为该目的配置管脚。

可以为电压比较器(VCOMP)模块建立两种类型的管脚连接。三个参考电压可用于比较器负输入。

图1J(i)所示的时钟发生器120为微控制器系统提供时钟功能。可以从以下三个基本时钟源之一获得这些时钟：高精度晶体控制振荡器(XT)、低功率1kHz RC振荡器(LFRC)和高频48MHz振荡器(HFRC)。从任何振荡器产生的时钟CLKOUT可以被配置并驱动到外部引脚上。CLKOUT还驱动实时时钟(RTC)模块和其他内部时钟节点。

时钟发生器自动控制振荡器的启用，使得只有当被另一个模块请求时它们才被加电和使用。这允许最小功率消耗而没有复杂的软件干预，使得软件不需要管理振荡器的任何启用或禁用。作为例子，I2C/SPI主设备需要HFRC，以便产生串行接口时钟。如果传送被发起且处理器被置于深度睡眠模式中，则HFRC将保持活动的，直到I/O传送完成为止。到那时，HFRC就可以被断电而无需任何软件干预。

当短期频率准确度是不重要的时，具有1024Hz的标称频率的低功率LFRC被使用。它还为一些基本状态机提供时钟，并且总是被启用。校准逻辑被包括。LFRC振荡器可以包括如在标题为“Method and apparatus for low jitter distributed clock calibration”的美国专利号8,924,765中描述的设计，并且具有类似于XT振荡器的功能的分布式数字校准功能。因为LFRC振荡器具有更大的基本可变性，所以所需的校准范围大得多。当1024HzRC振荡器被选择时，在分频器链的512Hz电平处的时钟使用在REG_CLKGEN_CALRC寄存器中的校准值CARLC以可选择的间隔被修改。时钟脉冲被增加或减去，以确保LFRC的准确度。在每个1024秒校准周期内，512Hz时钟的CALRC周期被门控(负校准)或被1024Hz脉冲代替(正校准)。在CALRC中的每个步骤以+249,954/-249,955ppm(±25％)的最大调整将时钟频率修改了1.907ppm。

被增加到512Hz时钟或从512Hz时钟减去的脉冲使用获得专利的分布式校准算法在每个1024秒周期内均匀散布。这确保在LFRC模式中，由校准引起的在频率512Hz或更低的任何时钟中的最大周期间抖动不大于一个512Hz周期(～2ms)。这个最大抖动适用于在微控制器系统中的使用LFRC的所有时钟。注意，因为512Hz LFRC时钟被校准，1024Hz LFRC是未校准的时钟。这在许多情况下可能是有用的选择。

在一个实施例中，可以通过以下过程来确定LFRC振荡器校准值：

1.将字段“CALRC”设置为0以确保校准不发生。

2.选择LFRC振荡器

3.在CLKOUT管脚上选择LFRC或其一部分。

4.测量在CLKOUT管脚处的频率Fmeas。

5.计算以ppm为单位的所需的调整值

6.计算调整值Adj

7.将Adj与最小/最大范围进行比较

8.如果目标Adj在最小和最大范围内，设置CALRC＝Adj

9.否则，LFRC频率太低而不能被校准

高准确度XT振荡器可被调谐至外部32.768kHz晶体，并具有32.768kHz的标称频率。它在频率准确度是至关重要的时被使用。因为晶体振荡器使用大量的功率，所以只有内部模块使用它时，XT才被启用。数字校准逻辑被包括。XT振荡器的输出可以数字地校准到±1ppm(百万分率)。应该注意，如果设计的要求可以容忍内部LFRC/HFRC振荡器规范，则XT振荡器也是可选的。还应注意，微控制器系统可用于实现调谐，并且不需要外部电容来调谐晶体输入的内部分频时钟以实现32.768kHz的精确的按比例缩放。

XT振荡器可以包括分布式数字校准功能。当32kHz XT振荡器被选择时，在分频器链的16kHz电平处的时钟使用在相关寄存器中的校准值CALXT以可选择的间隔被修改。时钟脉冲可被增加或减去以确保XT的准确度。在每个64秒校准周期内，16kHz时钟的CALXT周期被门控(负校准)或被32kHz脉冲代替(正校准)。在CALXT中的每个步骤以+975/-976ppm(0.1％)的最大调整将时钟频率修改了0.9535ppm。被增加到16kHz时钟或从16kHz时钟减去的脉冲使用获得专利的分布式校准算法在每个64秒周期内均匀地散布。这确保在XT模式中，由校准引起的在16kHz或更低频率的任何时钟中的最大周期间抖动不大于一个16kHz周期(～60us)。该最大抖动适用于在微控制器系统中的使用XT的所有时钟。注意，因为16kHzXT时钟被校准，因此32kHz XT是未校准的时钟。

可通过以下过程来确定XT振荡器校准值：

1.将“CALXT”寄存器字段设置为0以确保校准不发生。

2.通过将寄存器位设为0来选择XT振荡器。

3.在CLKOUT管脚上选择XT或其一部分。

4.在CLKOUT管脚处测量频率Fmeas。

5.计算以ppm为单位的所需的调整值

6.计算调整值Adj

7.将Adj值与最小/最大范围进行比较

8.如果目标Adj在最小和最大范围内，设置CALXT＝Adj

9.否则，XT频率太低而不能被校准。

如果32kHz XT振荡器产生小于8kHz的时钟一段大于32ms的时间，微控制器系统检测振荡器故障。中断可以在振荡器故障出现时被设置，且在微控制器系统最初上电时也被设置。如果需要，当微控制器系统RTC使用XT振荡器时，它将在振荡器故障时自动切换到LFRC振荡器。这保证了RTC时钟在任何情况下都不停止。如果XT振荡器经历暂时故障并随后重新启动，微控制器系统将切换回XT振荡器。

具有48MHz的标称频率的高频HFRC振荡器用于提供在微控制器系统中的所有高频时钟，例如用于处理单元、存储器和许多外围模块的处理器时钟。对于HFRC可以不支持数字校准，但它的频率可以通过自动调整功能来自动调整，自动调整功能是模拟和数字操作的组合。

HFRC只有在它被内部模块需要时才被启用。当处理单元进入睡眠模式时，HFRC将被禁用，除非另一个模块正在使用它。如果处理单元进入深度睡眠模式，HFRC将在不需要它时断电。当HFRC上电时，它花费几微秒来开始振荡，且在输出完全稳定之前又花费几微秒。为了防止错误的内部时钟出现，内部时钟被门控，直到HFRC是稳定的为止。

在一些应用中，HFRC频率比通常看到的±2％变化更准确是很重要的，特别是在温度可以很大地变化的情况下。这的一个很好的例子是在微控制器系统通过UART与另一个设备通信的情况下。与在连接中的其他设备的频率匹配是在连接的可靠性中的一个重要因素。为了支持高度准确的HFRC，可以提供自动调整。应该注意，自动调整依赖于准确的时钟源，例如晶体。HFRC频率的最小/最大变化在有和没有调整的情况下是不同的。在自动调整期间，将在一个32.768kHz XT振荡器周期中出现的HFRC周期的数量与目标值进行比较。如果计数不同于目标，则HFRC调谐值被修改以改变HFRC频率。自动调整通过周期性地启用HFRC和XT、对在单个XT周期中的HFRC周期计数、从寄存器中减去该值并将因而得到的差异加到实际HFRC调谐值来工作。当前调谐值可以在寄存器中被读回。如果XT和HFRC当前都被其他模块请求，则自动调整周期将持续发生。如果任一振荡器被禁用，自动调整周期然后将以由寄存器字段确定的间隔发生。更短的重复间隔将导致更准确的HFRC频率，尤其是如果温度快速变化，但导致更高的功率消耗。当自动调整周期发生时，如果XT之前被禁用，则它被启用，且然后产生延迟以允许XT稳定。一旦HFRC是稳定的，HFRC就被启用且几个自动调整发生，每一个自动调整导致调谐值的改进。一旦这些调整完成，HFRC和XT就断电，除非它们由其他功能在使用。

自动校准逻辑可用于测量内部时钟信号相对于XT振荡器频率的频率。需要以下步骤来执行这个测量：

将“ACAL”字段设置为000。

2.清除ACC中断标志。

3.利用适当的寄存器字段选择待测量的时钟。

4.将ACAL设置为110。

5.等待ACC中断标志被置位。

6.读取字段“ACALCTR”，其将包含在XT振荡器的一个周期期间出现的参考时钟的数量。

7.计算所测量的时钟的频率。

所测量的频率为：FMEAS＝FREF÷ACALCTR，其中FREF是参考时钟的频率，以及ACALCTR是当测量完成时从ACALCTR读取的值。注意，测量周期越长，测量花费的时间就越多，但因而得到的FMEAS将更准确。

支持各种时钟系统的其他定时器、计数器或时钟也可以被支持。例如，实时时钟(RTC)模块需要由时钟发生器提供的100Hz时钟。该时钟可以来自LFRC或XT振荡器，如由寄存器位确定的。实时时钟(RTC)模块提供准确的实时测量，并包括特征，例如百分之一秒分辨率、对在1900和至2199之间的年份测量的时间、自动闰年计算、可在12或24小时模式中指定的小时、精确到1/100秒的警报。

微控制器系统定时器/计数器模块可以包括四个通用定时器/计数器对以及一个系统定时器。每个通用定时器/计数器对可以包括两个极低功率异步16位计数器，其可以组合以提供一个32位计数器。四个寄存器包含计数器的复位值和/或比较值，以允许复杂信号的产生。每个定时器/计数器具有个外部引脚连接，且可以被配置为提供多种功能：

·在指定延迟之后中断

·以指定的周期周期性地中断

·确定在事件之间的时间

·产生在指定延迟之后可配置的指定宽度的外部脉冲

·生成具有指定周期和占空比的外部PWM信号

·对在外部输入上的边沿计数

每对16位计数器(A/B)可以组合以创建一个32位计数器。通过为该对设置寄存器位来创建这个配置。该对中的A计数器的控制位用于控制32位计数器，而B控制位被忽略。每个16位计数器的CMPR0和CMPR1寄存器串接以提供32位比较值，且所有定时器模式被支持。

每个定时器具有选择处理器时钟HCLK作为计数器时钟输入的能力。这允许非常直接地测量处理器在睡眠或深度睡眠模式中多长时间。两个计数器可以配置成使得它们连续地计数。一个计数器被提供HCLK作为它的时钟，而另一个计数器被提供有HFRC时钟的分频形式。两个计数器同时被启用，且在一段系统操作时期之后，它们被禁用并读取。HFRC计数值定义多少真实时间已经过去以及多少HCLK可在该时间内出现，而HCLK计数值定义多少实际HCLK在该时间内被接收。该比率是CPU睡眠的时间的百分比的准确测量，且是用于功率优化的有效工具。

一个定时器可能具有允许它用作ADC的采样触发发生器的特殊功能。定时器的输出可以被发送到将它用作触发器的ADC。通常，为此目的，该定时器被配置在重复计数模式中。

每个计数器可以连接到来自两个降压转换器之一的脉冲流。每次降压转换器将电荷递送到电容器上时，一个脉冲产生，且因此脉冲的数量是在特定时间段内由相应功率域使用的能量的量的良好指示。通过设置寄存器位来配置两个计数器，使得它们连续地计数。一个计数器被提供降压转换器脉冲流作为它的时钟，而另一个计数器被提供有LFRC时钟的分频形式以避免由于功率测量而产生额外功率消耗。两个计数器同时被启用，且在一段系统操作时期之后，它们被禁用并读取。LFRC计数值定义已经过去多长真实时间，以及降压转换器计数值定义多少能量在这个时间内被消耗。

图1J(ii)示出了跟踪全局同步计数器的系统定时器(STIMER)。它可用于RTOS调度和实时系统跟踪。除了其他定时器外围设备之外，该定时器也被提供，以使软件/固件能够具有简单的全局同步定时器源。

系统定时器(STIMER)模块为所有任务调度、传感器采样速率校准以及真实时间的跟踪和日历维护提供实时测量。

STIMER包括记录在微控制器系统上运行的应用的当前时间的单个32位计数器。该计数器在微控制器系统的实际功率周期复位时被复位。它通常从不被复位或再次改变。可以加载多达八个32位比较器寄存器，每个寄存器可以产生一个中断信号。

监视定时器(WDT)用于在由软件清除之前如果WDT达到可配置值则通过使微控制器系统复位来确保软件是操作的。WDT可以由总是活动的低功率LFRC时钟的四个可选择的预定标器之一进行时钟控制，但标称地在128Hz下被时钟控制。WDT可以被锁定以确保软件不能禁用它的功能，在这种情况下，WDT配置寄存器不能被更新。也可以在不同的计数器值处产生中断以实现早期警告功能。

复位发生器模块(RSTGEN)监测各种复位信号，并相应地使活动低系统复位有效。复位使整个系统被重新初始化，且最近的复位的原因由STAT寄存器指示。

复位源可以包括外部复位引脚(RSTn)、上电事件、部分停电事件、软件请求、监视定时器到期或其他期望事件。

活动低RSTn引脚可用于使用片外部件(例如按钮)来产生复位。

集成上电检测器监测电源电压，并在VDD低于上升的上电电压例如VPOR+(1.755V)时保持系统复位信号有效。当VDD在初始上电时上升到VPOR之上时，复位模块将初始化低功率模拟电路，后面是系统复位信号的失效，且正常操作继续进行。VDD一降至下降的上电电压VPOR-(1.755V)以下，系统复位信号就是重新有效的。

集成的掉电检测器监测电源电压，且当电压下降至1.755V阈值或如由寄存器设置的另一阈值以下时，引起自动且不可配置的复位。

可以使用处理单元通过软件来产生复位。相同软件复位功能的第二个源可通过在复位外围模块中的寄存器变得可用。

寄存器使软件执行实质性复位的能力成为可能，实质性复位包括重新加载在闪存信息空间中设置的低功率模拟电路调整设置。

如果它在预定义的时间内没有被软件正确地管理，则监视定时器子模块产生中断。

UART模块可以被添加到微控制器系统，且可以包括下面的特征，例如以独立地操作，允许处理单元在通信期间进入低功率睡眠模式，传输参数例如波特率、数据大小、奇偶性、停止位长度被调整。中断发生器将可选地向处理单元发送中断，用于传输、接收和错误事件。

图1K示出了例如与温度或其他传感器结合而可使用的ADC 126A的一个实施例。微控制器系统的通用外围设备是模数转换器。模数转换器(ADC)和温度传感器模块可以包括如图1K所示的14位多通道逐次逼近寄存器(SAR)ADC。关键特征可以包括具有包括下列项的源的15个用户可选择的通道：外部引脚、10个单端、2个差分对、内部电压(VSS)、分压器(电池)、温度传感器、在扫描之间的可配置的自动低功率控制、用于分压器测量的可选的电池负载使能、可配置用于14/12/10/8位ADC精密模式、用户可选择的片上和片外参考电压、单发、重复单发、扫描和重复扫描模式、针对可变采样速率的用户可选择的时钟源、用于样本的硬件平均的自动累加和按比例缩放模块、用于存储测量结果和最大化微控制器系统睡眠时间的16入口FIFO、用于监测出入用户可选择的阈值的电压摆动(excursion)的窗口比较器、高达2.67MS/s的有效连续、多时隙采样速率、以及针对FIFO满、FIFO几乎满、扫描完成、转换完成、窗口侵入窗口摆动的中断。

在一个实施例中，微控制器系统集成了用于感测内部和外部电压的复杂的14位逐次逼近模数转换器(ADC)块。该块提供了被称为时隙的八个独立地管理的转换请求。每个转换请求的结果被传送到16深FIFO。固件可以利用各种中断通知以确定何时从FIFO中收集所采样的数据。该块在自动管理它的功率状态和它的时钟源时是非常有效的。

ADC从HFRC时钟源离开。当ADC块被启用并且具有在进行中的活动的扫描时，它请求HFRC时钟源。在时钟发生器和ADC之间有自动的硬件握手。如果ADC是请求基于HFRC的时钟的唯一块，那么HFRC将自动被启动。如果启动时延是可接受的，ADC可以被配置为在扫描之间使HFRC完全断电，或如果应用要求在连续转换之间的低时延，它可以在扫描之间保持HFRC上电。ADC支持2种时钟频率模式：24MHz和48MHz HFRC。48MHz模式是默认操作模式。

如图1K所示，ADC块在模数转换器的输入口上包含15通道模拟多路复用器。在微控制器系统上的十二(12)个GPIO引脚可以通过在GPIO块中的PAD配置寄存器中的设置和在下述配置寄存器中的设置的组合来被选择为ADC的模拟输入。

对于2个模拟输入，这些可以被配置为差分对，提供额外的差分对或者来自GPIO的多达2个单端输入。ADC块最初可以从六个源之一被触发。一旦被触发，它可以从计数器/定时器被重复地触发三(3)次。在微控制器系统上的四个GPIO引脚可以被选择为触发输入。此外，存在软件触发器和vcomp触发器源。触发器源如下，作为GPIO引脚连接、电压比较器触发器(VCOMP)或软件触发器(ADC_SWT)。在触发字段中选择初始触发器源。此外，可以在该寄存器中选择适用于除软件触发器之外的任何触发器源的触发极性。提供多个GPIO引脚触发器源，以在开发的系统定义和板布局阶段提供引脚配置灵活性。

软件触发器通过写到ADC块中的软件触发寄存器来实现。当为重复模式配置ADC时，初始触发必须由软件触发器发起，且后续扫描将以由计数器/定时器3配置设置的重复速率发起。

微控制器ADC允许两个参考源中的一个，每个参考源具有两个不同的电压选项，用于模数转换步骤。

ADC块包含八个转换时隙控制寄存器，一个寄存器用于八个时隙中的每个。这些可以被认为是在转换过程中的时隙。当时隙被启用时，它参与转换周期。每当ADC模式控制器被触发时，ADC模式控制器循环多达八个时隙。对于每个被启用的时隙，针对该时隙基于在时隙配置寄存器中的设置来执行转换循环。

如上所述，通道选择位字段指定模拟多路复用器通道中的哪一个将用于单独时隙所请求的转换。八个转换时隙中的每一个可以独立地指定：模拟多路复用器通道选择、参与窗口比较或自动样本累积。

ADC块提供用于样本的自动累积的设备而无需处理单元牵涉。在一个实施例中，在不唤醒处理单元的情况下，可以累积每时隙多达128个样本。这便于平均化算法将数据样本拉平。在FIFO中产生结果之前，每个时隙可以请求从1到128个样本被累积。每个时隙可以独立地指定要累积多少样本，所以结果可以以不同的速率从不同的时隙进入FIFO。

所有时隙以严格相同的格式将它们的累积结果写到FIFO，而不管多少样本被累积以产生结果。这是具有6位小数部分的按比例缩放的整数格式。每个的精度模式确定FIFO数据的格式。14位、12位、10位和8位精度模式分别对应于14.6、12.6、10.6和8.6格式。

每个时隙包含一个21位累加器。当ADC针对累加的最后一个样本被触发时，累加器被清除且FIFO以最终平均值被写入。当每个活动时隙从ADC获得样本时，它被加到在累加器中的值。

软件通过寄存器访问FIFO的内容。在累加为该时隙配置的平均样本数之后，该寄存器可与转换完成中断同时地由ADC数字控制器写入。该寄存器包含最早写入的数据、在FIFO内的有效条目的数量以及与FIFO数据相关的时隙号。因此，服务于ADC中断的中断处理程序可以通过简单地使用来自FIFO寄存器的时隙号查找目标任务来容易地将结果分配到不同的RTOS任务。

三个其他特征极大地简化了针对ADC块的中断服务例程的固件开发人员所面临的任务：

1)FIFO计数位字段是当前驻留在FIFO中的有效条目的数量的实时计数。如果由于转换而进入中断服务例程，则该值至少为1。当进入中断程序时，它可以从FIFO拉出连续的采样值，直到该位字段变为零为止。该方案避免中断服务例程的浪费的重新进入。注意，不需要另外的I/O总线读取来确定FIFO深度。

2)该FIFO没有读取副作用。这由于多种原因而对于固件很重要。一个重要的结果是，FIFO寄存器可以由调试器自由地重复读取而不影响FIFO的状态。为了弹出该FIFO并查看下一个结果(如果有的话)，简单地将任何值写到该寄存器。在任何时间FIFO被读取时，则编译器费心为读取产生地址。为了弹出FIFO，简单地用任何值写到那个同一地址。这给固件积极的握手机制以确切地控制FIFO何时弹出。

3)当转换完成导致硬件填充第12个有效的FIFO条目时，FIFO75％满中断状态位将被置位。当转换完成导致硬件填充第8个有效的FIFO条目时，FIFO OVR2中断状态位将被置位。在具有16个有效条目的FIFO满条件中，ADC不盖写现有的有效FIFO内容。在后续转换用转换数据填充FIFO之前，软件必须通过写到FIFO寄存器或通过使用ADC配置寄存器来禁用和启用ADC而使ADC复位来释放开放的FIFO条目。

提供了每当样本被确定为在窗口限制内或在窗口限制外时可以产生中断的窗口比较器。这些是具有独立中断使能的两个独立中断。因此，在指定的时隙使摆动在窗口比较器限制之外的任何时间，可以请求中断。窗口比较功能还具有用于将限制寄存器的内容直接与FIFO数据(默认)进行比较或者用于根据为时隙选择的精度模式按比例缩放限制寄存器的选项。

固件必须参与确定实际摆动是否出现。每当内部或外部条件为真时，窗口比较器中断就连续地设置它们的相应中断状态位。因此，如果启用并接收到“摆动”中断，那么当ADC时隙正在对在限制之外的值采样时，状态位不能被有用地清除。也就是说，如果摆动中断被接收到并清除状态位，如果下一个ADC样本仍在限制之外，该中断将立即被复位。因此，固件应在接收到摆动中断时重新配置中断使能，使得当ADC样本最终回到窗口限制内时，下一个中断将出现。固件可能还想要在那个时间改变窗口比较器限制以利用在这些窗口比较器决定中的一点滞后。

通过将写到FIFO的时隙结果的数据格式与20位窗口限制进行比较，来做出样本是否在窗口限制内或外的确定。如果下面的关系为真，则ADC样本在内部：下限<＝ADC样本<＝上限。

因此，将两个限制设置为相同的值比如700.0(0x2BC<<6＝0xAF00)将在ADC采样值正好为700.0(0xAF00)时只产生内部中断。此外，注意，如果下限设置为零(0x00000)且上限被设置为0xFFFFF，则来自ADC的所有累积结果都将在窗口限制内，并且没有摆动中断可产生。事实上，在这种情况下，入侵中断状态位将针对来自任何活动时隙的每个样本被设置，它的窗口比较器位被启用。如果启用入侵中断，那么将为写到FIFO的每个这样的样本产生中断。

窗口比较器限制是共享资源，且适用于所有活动时隙，它们的窗口比较器位被启用。如果对于具有不同精度模式的多个所启用的时隙启用窗口限制，则窗口比较功能可以被配置为通过专用寄存器自动按比例缩放上限值和下限值，以匹配所启用的时隙的相应精度模式格式。

图1K的模式控制器是复杂的状态机，其不仅管理时隙转换，而且还管理ADC模拟部件的功率状态和与时钟发生器的握手以在需要时启动HFRC时钟源。一旦各种控制寄存器被初始化，处理单元就可以进入睡眠，并且只有在FIFO中存在有效样本时才醒来，用于使中断服务例程分发。固件不必记录哪个模块正在使用HFRC时钟源，因为设备与时钟发生器结合来自动地对此进行管理。ADC块模式控制器参与该时钟管理协议。

从固件角度来看，ADC模式控制器根据在ADC配置寄存器中的位字段并根据在八个时隙配置寄存器中的各种位字段被控制。最重要的控制是在功率控制块的寄存器中的ADC使能位。该位必须被设置为“1”以使功率能够到ADC子系统。此外，在ADC配置寄存器中的ADCEN位是通用ADC操作的全局功能使能位。将该位设置为零具有软件复位的许多效果，例如使FIFO指针复位。将该位设置为1使模式控制器能够检查它的输入，并继续自动处理模数转换。

ADC扫描是在触发事件后对在ADC每个输入处的模拟电压进行采样的过程。如果ADC被启用并且一个或多个时隙被启用，则在ADC通过所配置的触发器源之一接收到触发之后，扫描被发起。应用可以在三种功率模式之一中使用ADC。相对于从触发到数据的启动时延以及所消耗的待机功率，每种模式从整体能源角度来看具有不同的含义。

如关于图1L中的状态图100L看到的，低功率模式0使从触发到可用转换数据的最低时延成为可能。此模式保持参考缓冲器在扫描之间通电以绕过在触发器1之间的任何启动时延。

低功率模式1是一种功率模式，在该模式中，ADC数字控制器将在扫描之间自动关闭ADC时钟、模拟ADC和参考缓冲器，同时保持ADC校准数据。这个模式可以在没有处理单元交互作用的情况下自主地操作，即使当处理单元对于重复模式触发器或硬件触发器处于睡眠或深度睡眠模式中时。在此模式中操作时，如果触发器以至少两倍于最大采样速率的速率运行，则ADC数字控制器可用于通过多次扫描突然活动，实现最大采样速率数据收集，直到最终扫描完成为止。当扫描完成而待决触发器未锁住时，ADC子系统将进入低功率状态，直到下一个触发事件为止。

如果是合乎需要的，对于需要不频繁的转换的应用，软件可以选择在低功率模式2中操作ADC，允许整个ADC模拟和数字子系统在样本之间保持完全断电。在这种使用情况下，软件配置功率控制ADC使能寄存器，后面是在转换数据收集之间配置ADC时隙和ADC配置寄存器，后面是在功率控制ADC使能寄存器中禁用ADC。虽然这个模式提供极低功率操作，但在这种模式中使用ADC将导致冷启动时延，包括参考缓冲器稳定延迟和标称地100微秒的校准序列。在这种模式中，在任何后续的ADC操作之前，必须重新配置ADC。

ADC具有6个中断状态位与相应的中断使能位，如下：转换完成中断、扫描完成中断、FIFO上溢级别1、FIFO上溢级别2、窗口比较器摆动中断(也可以叫外部中断)和窗口比较器侵入中断(也可以叫内部中断)。

有基于FIFO的满度的两个中断。当相应的中断被启用时，当FIFO达到75％满、即6个条目时，上溢1激发(fire)。当FIFO是完全满的时，上溢2激发。在被启用时，当单个时隙完成它的转换且所得到的转换数据被推入FIFO内时，转换完成中断激发。当被启用时，扫描完成中断指示所有所启用的时隙在触发事件之后对它们各自的通道采样。

当单个时隙被启用并编程为在精确地一次测量中取平均值并且扫描完成和转换完成中断被启用时，触发事件将导致转换完成和扫描完成中断在ADC扫描完成时同时激发。再次，如果这两个相应的中断都被启用并且单个时隙被启用并被编程为在128次测量上取平均，则128个触发事件导致128次扫描完成中断和在128次ADC扫描之后的精确地一个转换完成中断。当利用要取平均的多个测量的不同的设置启用多个时隙时，转换完成中断表示一个或多个转换已经完成，并且FIFO包含一个或多个时隙转换的有效数据。

在一个实施例中，电压调节器118可以连接到电压比较器模块，例如关于图1M所描述的。电压比较器模块始终测量用户可选择的电压。它给对比较器输出的中断和软件访问提供输入和参考电压的多个选项。它可以被配置为当所监测的电压上升到用户可配置的阈值以上时或者当所监测的电压下降到用户可配置的阈值以下时产生中断。

通过对比较器的正端信号编程来选择待监测的电压，它可以是电源电压、温度传感器输出、两个外部电压通道中的任一个。参考电压通过对比较器的负端编程来被选择，且可以是下列项中的任一个：1)三个外部电压通道，或2)内部产生的参考。使用具有电平选择信号的片上DAC来调谐内部参考电压。当在正输入处的电压高于在参考输入处的电压时，电压比较器输出将保持高。考虑到迟滞，当在比较器的正输入处的电压落在参考输入之下时，输出将转变为低的。通过读取在状态寄存器中的字段，电压比较器输出由软件可直接访问。如果被启用并且电压比较器输出转变为高或者如果它在中断被启用的时间是高的，则中断将被置位。类似地，如果被启用并且电压比较器输出转变为低或者它在中断被启用的时间是低的，则中断将被置位。可以通过写入专用寄存器来使电压比较器模块断电。电压调节器118可以包括多种类型的电压转换器，如关于图1N所指示的。电压调节器模块以极高的效率向下转换和调节电源电压VDD。一对降压转换器使以>90％的效率从电源输入(例如，电池)向下转换成为可能。在有超低静态电流的情况下，降压转换器针对低功率环境被优化。还存在集成的低压降线性调节器，其在极低功率模式中被使用，并且也可用来通过消除在降压模式中所需的外部电容器/电感器来提供更低成本的系统解决方案。

电压调节器模块的降压转换器和LDO在微控制器系统中紧密地耦合到各种低功率模式。当微控制器系统进入深度睡眠模式时，降压转换器可以可选地被断电和旁路，且LDO或降压转换器可以被置于极低功率模式中，仅有纳米安培的静态电流。

在各种所描述的实施例中，在所描述的电路中使用亚或近Vt晶体管。与传统的超Vt电路相比，亚或近Vt电路通常对环境或工艺变化更敏感。环境变化例如温度和电源电压变化、由于电噪声而引起的固有变化、由于工艺变化引起的从一个晶体管到另一晶体管的固有变化，可能对电路的性能有强烈的影响。

为了减少这些工艺变化，可以使用多种技术，包括更长的栅极长度和更宽的晶体管宽度的使用。对于为近或亚Vt操作设计的电路，通常避免最小栅极长度和晶体管宽度设备。虽然这降低了峰值电路处理速度，但它减少了变化和泄漏。

如果与管芯(die)级处理条件相关的详细信息是可用的，则可以调整电路的行为以将电路条件保持在工艺角内。给定管芯的工艺角特性可以由在制造阶段期间测试管芯的工艺控制监测器确定。然后，工艺角信息可以存储在非易失性寄存器中的管芯内部。可选地，在管芯上的现有电路可用于运行时间或内置自测试以确定工艺角特性。

作为一个例子，可以在制造阶段期间监测环形振荡器，频率在各种电压条件下被分析且工艺角信息被提取。作为另一个例子，ADC可用于为了那个目的而精确地测量在芯片中放置的设备的阈值电压。该信息可用于确定在离散电压下运行的内部部件、库或模块的最佳电源电压和电路偏压。

还可以测量环境条件例如管芯温度，以允许例如电路操作频率、电源电压、基体(body)偏置电压或其他关键参数的动态调整从而保持起作用。CPU可以包括通过监测在二极管或二极管座晶体管(diode mounted transistor)两端的电压来起作用的温度传感器，并且该信息可用于调整电路电压偏置和频率参数。特定的电路配置可以产生CTAT特性(“与绝对温度互补”)(如在美国专利申请号15/516,883中所述的，其公开特此通过引入被并入本文)，以抵消或调整在电压参考中的温度效应，并且接近零温度系数或者产生具有CTAT特性的电压参考，使得亚Vt和近Vt电路可以跨越温度范围以恒定频率最佳地操作。

可以被调整的一般电路量包括内部电源、电压参考、基体偏置、电流参考、时钟频率和用于修改电路行为的修整设置。因为外部电压波动和变化可能对电池供电的电路是高的，内部电压调节器(降压转换器或低压降(LDO)转换器)可以用于减少变化。前述所公开的监测和温度跟踪技术可以由LDO和降压转换器控制器(即调节器)使用来调整在微控制器内部使用的内部电压源。

还设想使用多种晶体管类型来改进功率使用并减少变化。这种晶体管类型可以包括常规的薄氧化物和厚氧化物、各种掺杂水平、尺寸、栅极宽度和阈值电压选项的n沟道和p沟道设备。半导体制造设施常常提供高电压和低电压晶体管设计，高电压设计具有更大的晶体管尺寸和更大的栅极氧化物厚度。半导体制造设施也可以提供具有不同阈值电压或V_t的各种晶体管。对于给定的管芯可以使用过程监测器来表征每种类型的晶体管，该过程监测器在一定范围的过程条件内确定晶体管的类型。通常基于所有这些晶体管的加权特征化来调整给定晶体管块的电源电压，对晶体管块功能最关键的晶体管被给予更大的权重。这些权重可以在设计和制造阶段期间被确定。通常，为了有功功率降低，更大的重要性被分配到低Vth设备。可以创建查找表以输入差分晶体管特性并输出期望电源电压值。

在一些实施例中，这些电压或其他量可以在活动操作模式期间动态地被调整，并在睡眠模式期间被存储。这确保了从睡眠模式醒来的系统不需要为了立即操作而重新初始化。例如，在一般低功率系统中，系统在唤醒和睡眠周期之间交替。在唤醒周期期间，系统可以通过寄存器被配置以在从下一个睡眠周期唤醒时行进到新的频率/电压设置点。在系统进入睡眠后，电压发生器和时钟发生器进入睡眠模式。当系统退出睡眠模式并进入活动模式时，时钟和电压发生器可以被设置到由寄存器指定的新电压/频率设定点。

相对于关键需求例如有功功率、泄漏和/或速度，可以通过支持微控制器的不同块的功能和操作划分来降低功率消耗。有功功率是通常由时钟驱动的信号切换的结果。泄漏功率是导致功率消耗的静态条件的结果，就像在给定电压处偏置的晶体管结一样。由于在模拟电路中的偏置电压的产生，它也可能是有意的电流。速度指信号切换得多快，通常与特定电路的时钟频率有关。

这导致8个可能的域。在一种情况下，对于既不是有功功率关键的、泄漏功率关键的、也不是速度关键的电路，所使用的电源和Vth的选择是无关紧要的。在是速度关键的但不是有功功率关键也不是泄漏功率关键的另一种情况下，与低Vth晶体管的使用结合的高电源电压是优选的。在是泄漏功率关键的但不是有功功率关键的也不是速度关键的又一种情况下，与高Vth晶体管的使用结合的低电源电压是优选的。在是泄漏功率关键的和速度关键的但不是有功功率关键的又一种情况下，与高Vth晶体管的使用结合的高电源电压是优选的。在是有功功率关键的但不是泄漏功率关键的也不是速度关键的又一种情况下，与高Vth晶体管的使用结合的低电源电压是优选的。在是有功功率关键的和速度关键的但不是泄漏功率关键的又一种情况下，与低Vth晶体管的使用结合的低电源电压是优选的。在是有功功率关键的和泄漏功率关键的但不是速度关键的另一种情况下，与高Vth晶体管的使用结合的低电源电压是优选的。在是有功功率关键的、泄漏功率关键的和速度关键的另一种情况下，与低Vth晶体管的使用结合的低电源电压是优选的。

应注意，一些制造商提供Vth的多于两个选择，看到具有6个Vth选项的制造工艺不是罕见的。在这种情况下，架构选择可以通过量化(通常通过模拟)每个选项的相对权重来进一步增强，但保持朝着高Vth或低Vth选择的趋势，如在上一段中所描述的。

对于仅速度关键的域，与低Vth选择结合的高电源电压实现最快的速度。很少被使用的或具有少量门的例如IO控制的域可能在这些之中。

对于仅泄漏功率关键的域，电源电压可以是低的，而大多数电路可以使用高Vth晶体管。一直保持开启(所谓“常开”)的一些电路归属于这个类别。

对于泄漏功率和速度关键的域，高电源电压对速度是有益的，且晶体管应具有高Vth类型以最小化泄漏。一些常开电路归属于这个类别。

仅有功功率关键的电路使用低电源电压和高Vth。

有功功率和速度关键的电路优选地使用低电源电压和低阈值晶体管。为了最小化泄漏功率，这些电路常常被功率门控，如关于图4所讨论的。处理核心、IO控制可以归属于这个类别。

有功功率和泄漏功率关键的电路可以使用低电源电压和高电压设备。在具有32kHz振荡器的时钟发生器中的实时时钟(“RTC”)是一个例子。

在这些领域中关键的电路优选地被设计成具有低阈值晶体管和在低电压电源的条件下的可靠性。MCU的时钟发生器将归属于这个类别。

一些制造商还提供分别的n沟道和p沟道晶体管的衬底(substrate)和阱的独立控制的选项，如在绝缘体上硅(SOI)技术中的。利用这种技术，在通常被称为基体偏置的技术中，电路可以被调制，且通过给晶体管的衬底或阱施加偏压，阈值电压可被修改。在泄漏功率关键的情况下，基体偏置可以是“反向的”，即，n沟道晶体管的负电压，以增加Vth。在速度关键的电路中，晶体管可以在它们的基体上有正向偏置，以降低Vth。基体偏置的另一个优点可以是动态偏置的使用，其中根据温度和处理特性，实际偏置电压被修改。如果电路具有需要不同程度的功率关键性的两种或更多种操作模式，这可以是特别有用的。然后，可以在低泄漏操作期间用反向基体偏置但在高速操作期间用正向基体偏置来给同一电路加偏压。

此外，当选择Vth使用时可以考虑工作负荷，因为高工作负荷将需要更大的电流驱动并受益于低Vth设备。工作负荷可以如在美国专利申请号14/918,437“Method andApparatus for Monitoring Energy Consumption”中所描述的那样被建立，该专利申请的公开特此通过引用被并入。

功能块可以包括具有不同要求的不同电路元件，所有电路元件可以同时被优化。功能块还可以具有在一个功率域内具有不同阈值电压的晶体管的混合。还可以制造功能块以支持多个功率域。然而注意，对于许多应用，在一个功率域内使用一种类型的阈值电压是优选的。这提高了均匀性，简化了过程变化跟踪，并改善了定时控制。例如，共享同步时钟的两个域优选地被制造成使用相同的晶体管类型。

可以在有或没有近Vt或亚Vt电路操作的情况下特别受益于低功率操作的特定晶体管块是所谓的“常开电路”。它通常在芯片内具有多种功能，包括：

监视来自定时器等的片上中断等，定时器可以请求系统醒来(即，唤醒中断控制器-WIC)

监视所有I/O以查看片外部件是否请求系统醒来(即GPIO模块)

使用低频时钟(即实时时钟(RTC)和定时器)进行计时

管理功率控制状态机(例如，功率开关和电压调节器的状态)，其控制在睡眠或活动模式中哪个块被功率门控。

监测电压电平的复位电路和可以请求复位的各种数字源

分布在整个芯片(即，MCU控制块)上的某些关键芯片配置位的存储和分配

调试电路，其允许片外调试器以在任何时间请求上电事件

常开电路通常在使用较低调节电压(例如，0.9V)的域和使用未调节电池电压的域之间被划分。

由于它的高功率使用，CPU或类似的逻辑处理核心可以在有或没有近Vt或亚Vt电路操作的情况下受益于被组织和设计成用于低功率操作。对于处理单元，可以嵌入的部件的例子当然是数字核心，例如ARM^TM核心，但也可以是DSP或FPGA核心。可以嵌入特定的处理单元，例如专用于加密/解密或压缩的逻辑引擎。处理核心可以采取不同的方式，从传统的计算机架构(CISC、RISC)到神经网络。

低功率系统也可以受益于存储器块和子块的功率调节。一般，MCU连接到一种或两种类型的存储器，通常一种是易失性的并且需要连续的功率来保持存储器状态(例如，SRAM)，而另一种是非易失性的，其对于长期存储器状态维护不需要功率(例如，闪存)。为了降低功率，SRAM可以分成多个块，每个块具有不同的属性和独立的控制。例如，在一个实施例中，一组SRAM可以放置在处理单元附近并以非常高的速度操作。它可以是能够在读或写模式中以比在MCU中的其他SRAM组更快的速率访问数据的较小密度SRAM组。较小密度组也可以被设计为在较高的电源电压下操作。在另一个实施例中，大的SRAM块可以被分成更小的SRAM块，每个SRAM块具有它自己的电源。在保留模式中，可以针对每个SRAM块基于预定安全保留水平来分别地调整电源。这确保比相等大小的大SRAM块消耗的功率更低的深度睡眠功率。非易失性存储器可能访问起来更慢，并且需要多个时钟周期。然后，使用高速缓存存储器来缓冲和临时存储一些非易失性存储器数据并与处理核心通过接口连接是有利的。非易失性存储器可以在较低电压下操作以最小化在相对大的块上的功率消耗，而高速缓存可以在较高电压下操作以优化执行的速度。

在一个实施例中，所有的SRAM块可以每个具有内部电源电压控制，对于每个块有电压转换器和调节器(降压转换器或LDO-低压降转换器)。寄存器可以被分配到每个电压转换器和调节器，以在不同的操作模式期间将特定的电压值分配到SRAM块。因此，为了说明，可以为常规主动读取、快速主动读取和保留模式分配三个独立的电压值。合适的值可以在制造期间被确定，测试每个单独的SRAM块。可以用这种技术来降低电流消耗。在保留模式中，其中每个块保留电压取决于几个SRAM位单元的属性，对每个SRAM块使用最低可能的电压将导致最低功率消耗。

在其他实施例中，SRAM或其他存储器块可以是相对于可选择的功率模式独立地可控制的。此外，每个块或子块可以具有独立的电压控制器，其例如包括电压转换器、调节器和用于在本地存储预定的、选择的或动态地调整的电压值的寄存器。

图2提供了连接到多个存储器块的处理器核心的一个例子。功率控制块可以发出控制每个存储器块的状态的信号，无论它是否在待机模式中、在保留模式或被设计到存储器块内的任何其他模式中被选择、取消选择。功率控制模块如果不在使用中可以关闭核心，而存储器仍然可以被其他外围设备(未示出)访问。

这个所描述的存储器架构对于具有“刚好及时唤醒”的功率降低是特别有用的。处理器核心可以驱动计算，且然后向存储器发送消息。例如，核心可以使用具有高功率使用的高性能MEM1。当高性能不再是需要的时，核心可以发起低功率MEM2的唤醒。核心开始核心切换和到MEM2的可选的数据传送，然后核心将MEM1置于深度睡眠中，同时继续在MEM1上的操作。这种技术使并行的存储器块能够是活动的或在深度睡眠中，并最小化与从深度睡眠切换到活动模式相关的唤醒时间的影响。实际上，可以针对功率优化来划分微控制器系统存储器，在活动区域和在深度睡眠模式中的区域之间有定义明确的边界。

图3示出了包括对外围设备的直接存储器访问(DMA)和DMA仲裁器的存储器系统。DAM是计算机系统的常用特征，其允许某些硬件子系统访问主系统存储器(RAM)，而不需要使用处理单元，例如CPU、ARM核心、DSP或其他逻辑控制系统。在没有DMA的情况下，当处理单元使用所编程的输入/输出时，它通常在读或写操作的整个持续时间期间被完全占用，且因此对执行其他工作是不可用的。在有DMA的情况下，处理单元首先发起传送，然后它在传送在进行中时完成其他操作，且它最后在操作完成时接收来自DMA控制器的中断。在处理单元不能跟上数据传送的速度的任何时间或者当处理单元需要在等待相对慢的I/O数据传送时执行有用的工作时，这个特征是有用的。许多硬件系统使用DMA，包括磁盘驱动器控制器、图形卡、网卡和声卡。DAM也用于在多核处理器中的片内数据传送。具有DMA通道的计算机可以用比没有DMA通道的计算机少得多的处理单元开销传送到设备的数据和从设备传送数据。类似的，多核处理器内的处理单元可以传送到它的本地存储器的数据和从它的本地存储器传送数据而不占用它的处理器时间，允许计算和数据传送并行地进行。

DMA可以有用地提供给定的外围设备独立地或在不需要由主处理块干预的情况下访问存储器的能力。它通常使用中央DMA控制器来处理存储器请求。与通常实现将每个外围设备视为相同的DMA通道(寄存器块)的阵列的传统DMA系统相比，改进的系统可以关于各个外围设备定制DMA操作。

例如，在一个实施例中，所有的DMA寄存器被推到外围设备，允许不需要的DMA资源被断电。此外，每个外围设备可以实现对它的要求特定的寄存器实现。DMA的公共部分简单地通过交叉开关用总线提供仲裁和数据传送支持，该总线实现在不同外围设备之间的通信。与总线相邻的是管理访问请求按哪个顺序被处理的DMA仲裁器以及控制对存储器单元的读和写操作的DMA控制器。处理单元通过桥连接到交叉开关。每个外围设备包含具有寄存器的子盒(sub-box)以管理对DMA交叉开关的数据存取。

每个外围设备、处理和存储器单元可以具有它们自己的功率域。具有DMA寄存器的每个外围设备子盒都被保持在外围设备的功率域内。这种方法降低了功率消耗，因为未使用的外围设备可以被功率门控，且这将对在未使用的外围设备中的相关DMA寄存器进行功率门控。与所有寄存器在中央DMA控制器中被共享的传统模型相比，这种方法还消除了资源争用，因为在这种方法中每个外围设备的DMA相关寄存器未被共享，而是位于外围设备本身中。因此，可以配置不同的外围设备并维持这些配置，同时DMA控制器访问另一个块。

电路技术可以增强在图1中描述的块的功率和性能。特别是，这些技术可以是：在接近于在块中的晶体管的阈值电压的电压电源处运行，当不在使用中时对整个块进行功率门控，或者当不在使用中时对块进行时钟门控(即，禁用给定块的时钟，以便最小化在该块中的任何量的切换)。也可以使用将存储器置于深度睡眠模式中，其中数据被保存，但在访问数据之前需要唤醒周期。在必须实现真正低的泄漏的情况下，放置串联的两个设备和/或增加这些设备的通道长度将最小化泄漏。

图4将这样的电路技术示为选定块的组功率域和功率门控。这个架构允许当不在使用中时对整个块进行功率门控，或者当不在使用中时对块进行时钟门控(即，禁用给定块的时钟，以便最小化在该块中的任何量的切换)。

在图4的所示实施例中，示出了具有两个功率域和三个功能块的系统。为了节省功率，时钟可以用时钟门电路被切断，并且仅在必要时被激活。如果功率域1关闭，则只有转到块3的时钟被激活。如果功率域1开启但只有块2是活动的，则转到块1的时钟可以被门控关闭，以便不在块1中产生不必要的切换。时钟门电路的位置可以被优化以最小化必须切换的时钟线的长度。PG1和PG2控制这两个功率域的功率门控。

图5示出了功率管理单元和唤醒中断控制器。为了管理上面关于图4描述的电路技术并且将它们应用在上面描述的块上，在一些实施例中包括能够按顺序排列功率并且与唤醒中断控制器结合来起作用的功率管理单元是有用的。这样的实施例包括基于寄存器输入和唤醒中断控制器来管理电压调节器的排序、电压电源的值的功率控制块。它将产生用于对块进行功率门控或者将它置于深度睡眠中的适当信号。唤醒中断控制器可以异步地对功能请求做出响应，并调整到选定模块的功率。[也见美国专利9,703,313，其公开在此通过引用被并入]。功率管理单元还负责按顺序排列每个功率域的功率门控、复位和隔离。基于配置寄存器，它知道哪些域将被开启或关闭，并以某种方式交错开启或关闭功率门控，以限制来自电压调节器的浪涌电流。这帮助防止电压中的突然尖峰。

图6示出了具有相应转换器/调节器的不同功率域块的电压调节。如在图6中看到的，MCU系统包括被独立地功率门控的三个块。电源控制块可以断言哪个块被启用，包括调节器的电压转换器将降低来自电池的电压，并向每个块施加适当的电压。功率控制电路可以选择应该使用哪个寄存器来修改电压。电压转换器/调节器可以是LDO“低压降”转换器或降压转换器。对于包括降压转换器的那些实施例，一个或多个外部电感器连接到降压转换器电路。当从中断唤醒时，电源控制块可以指示调节器，用于使特定块处于期望的电压电平。

图7示出了针对每个功率域的多个电压调节器以及配置寄存器的使用。通常，MCU的块可以在不同的电平处被最好地供电。在一个实施例中，根据充电状态，具有3.3V的标称电压但从1.5V变化到4V的实际电压的电池可用于给在MCU上的所有块供电。多个电压转换器将在适当的时间向每个块施加适当的电压。在图7的实施例中，3个块可以使它们的功率被独立地控制，而施加到活动块的电压可以用3种不同的方式被调节。未示出的其他组合可能控制被施加或门控到多个块的电压。例如，功率域1至3可以具有并联地应用的分立的调节器，使得它们将同时具有不同的电压电平。

用于功率管理的技术之一依赖于针对不同使用情况和场景的不同类型的电压调节器的正确排序和选择。存在不同的电压调节器，如低压降稳压器(LDO)或降压转换器。根据负载(使用情况)和电压轨要求，功率控制单元打开或关闭向不同域供应功率的调节器。通常从更高的电池电压产生片上电压的一般方法将调整电压调节器的电平，使得输出电压可以在不同的值之间切换。如图7所示，一种不同的方法包括并行地使用多个调节器和将适当的调节器的输出应用于指定的功率域。该方法避免了与初启电源线相关的功率浪费，并允许在电源电平之间的快得多的切换时间。这要求所有电源电平并行地被维持，导致额外的泄漏电流。当使用具有非常低的泄漏电流的电路时，这种方法是可能的，其中保持器电路用于维持电源电平。这种电路在美国专利申请号15/439887中被描述，其通过引用在此并入。

图8示出了多个相关时钟和功率域的使用，其中一些可能是异步的或相对于彼此异相的(当相同的频率时)。为了定时原因，为不同的域使用多个时钟是有利的，以避免在支持不同应用的外围设备和许多电源电平上具有被约束的定时。即使块在相同的频率下操作，保持它们的时钟独立也是有利的，也就是说，它们可以在相同的频率下操作，但是是异相的。

在一个实施例中，所有或大部分外围设备可以按功率域分组，并且它们的计时首要地与该域隔离(见图8，时钟域的轮廓用虚线描绘，并且实线的所有块表示不同的功率域)。这将时钟树局部化以保持它们是短的，并最小化对其他功率域的平衡的需要，其中电池/电压可能不同，并在试图维持对角的建立/保持时间时引起问题。

在一些实施例中，可能需要电平移位器来将信号从一个功率域中的一个电源转置到在另一个域中的电源电平，尽管降压转换可能不需要添加电平移位器。时钟划分也可能是关键的。由于定时原因，为不同的域使用多个时钟是有利的，以便避免在支持不同应用的外围设备和许多电源电平上具有被约束的定时。即使块在相同的频率下操作，保持它们的时钟独立也是有利的，也就是说，它们可以在相同的频率下操作，但是是异相的。

图9A-9D示出了各种时钟实施例，包括由DMA控制器门控的时钟、没有同步的SRAM时钟、示例时钟门电路、以及SRAM复用。因此，驱动SRAM的时钟可以由不同的块提供，不一定同步。如图9A所示，时钟由DMA控制器在外围总线中提供的信号或者通过高性能总线从处理单元提供的信号门控。图9B示出了SRAM的输出如何类似地被引导到适当的总线。标准仲裁电路将决定哪条路径被选择。这种技术使SRAM能够由不同的块访问而不需要使不同块的时钟同步。图9C示出了基于锁存器的示例性时钟门控器。图9D示出了两个时钟A和B被顺序地门控到SRAM块的时钟“CLKS”。SRAM复用可以与此相关联，因为CPU在深度睡眠期间被断电，并且SRAM RAM的仲裁/复用机制(以及RAM控制逻辑驻留在可切换的SRAM电压域中的事实)意味着当CPU在深度睡眠中时DMA在它被通电时仍然可以访问RAM。

图10A和图10B示出了使用堆叠式晶体管来减少功率泄漏。例如，图10A示出了具有堆叠式晶体管的示例性逆变器。堆叠式设备帮助在中心设备上产生反向偏置，并在逆变器是不活动时减少泄漏。类似的技术可以用在所有逻辑门上。此外，晶体管栅极的长度可以从可允许的最小值增加以进一步减少泄漏。

堆叠式晶体管在支持通用输入输出(GPIO)管脚的电路中具有特别的用途。这些电路提供由控制器输出的信号的缓冲器和进入控制器内的信号的输入缓冲器。这些电路通常具有ESD(静电放电)保护，且它们的泄漏应被保持到最小值。

堆叠式设备的一个缺点是它比单个设备占用多得多的管芯面积，常常多四倍以实现相同的电导。在附着到GPIO管脚的ESD保护的情况下，将进行ESD保护的设备的面积增加四倍并不总是实际的。然后由二极管替换一些设备或者保持设备较小并添加二极管可能是更好的解决方案。图10B表示使用具有附加二极管的堆叠式设备的示例性ESD保护。

各种处理技术可用于最小化功率消耗，包括最小化寄生电容的技术。在第一种技术中，可以改变金属叠层(即在晶体管上方的所有金属层)以使金属线变细。有利地，较细的线将具有减小的并排电容。使线变细在低功率模式中是可实现的，部分地因为金属线需要携带比在标准CMOS电路中的更少的电流。

第二种工艺水平技术包括增加层间电介质(ILD)的厚度或绝缘特性。这降低了线间电容。

第三种技术在于使用交替的金属层，并保持每隔一层金属层不用于横向传送信号。在大多数情况下，未使用的金属层仍然具有管脚以将信号从一层垂直地传递到下一层，并且金属层的处理所必需的虚设填充图案可以被提供以维持金属叠层的平面性。

将理解，前述三种技术可以全部或部分地组合以减少寄生损耗并减少功率使用，如关于图11A和11B所示的。图11A示出了具有限定厚度的标准金属层和电介质层以及从在层n中形成的线到在层n+1中形成的线的一个连接的金属叠层的示例性横截面。图11B示出了如根据所述实施例修改的相同横截面，对于金属型材(减小的厚度)和在金属型材之间的距离(电介质层的增加的厚度)，层N+1仅用于将信号从层n传递到层n+2，并且修改的厚度在所有示出的层上被调整。

在前述描述中，参考了形成其一部分的随附的附图，并且其中作为例证示出本公开中可被实践的特定的示例性实施例。这些实施例足够详细地被描述以使本领域中的那些技术人员能够实施在本文公开的概念。

在整个本说明书中对“一个实施例”、“实施例”、“一个例子”或“例子”的提及意味着结合实施例或例子所描述的特定的特征、结构或特性被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”、“在实施例中”、“一个例子”或“例子”在整个本说明书的各处中的出现不一定都指同一实施例或例子。此外，特定特征、结构、数据库或特性可以在一个或多个实施例或例子中以任何适合的组合和/或子组合被组合。此外，应当认识到，本文随附提供的附图是为了向本领域中的普通技术人员的解释目的，并且附图不一定按比例绘制。

一般而言，在本公开中，当提到将信号、信号标志、状态位或类似装置分别呈现为它的逻辑真或逻辑假状态时，可以使用术语“断言”和“否定”以及术语“切换”以指示信号从一个逻辑状态到另一个逻辑状态的逻辑反转。可选地，相互排斥的布尔状态可以被称为逻辑_0和逻辑_1。通过使所有这样的信号的逻辑含义反转，可以获得一致的系统操作，使得在本文被描述为逻辑真的信号变成逻辑假，反之亦然。此外，在这样的系统中选择哪个特定的电压电平来表示每个逻辑状态是毫无关联的。

对设施或系统的参考可以意指适于执行特定功能的电路或相关电路组，而不管其实施例的物理布局如何。因此，包括给定设施的电子元件可以以适于作为物理上连续的模块放置的硬宏(hard macro)的形式或者以软宏(soft macro)的形式被实例化，软宏的元件可以以满足速度路径要求的任何适当的方式被分布。一般来说，电子系统包括许多不同类型的设施，每个设施适于根据预期的能力来执行特定的功能。

根据本公开的实施例可以全部或部分地被体现为装置、方法或计算机程序产品。因此，本公开可采用包括全硬件的实施例、包括全软件的实施例(包括固件、驻留软件、微代码等)或组合软件和硬件方面的实施例的形式，这些实施例可在本文中都通常被称为“电路”、“模块”或“系统”。此外，本公开的实施例可采用被体现在表达的任何有形介质中的计算机程序产品的形式，该计算机程序产品具有在介质中体现的计算机可用程序代码。

在附图中的任何流程图和框图示出了根据本公开的各种实施例的系统、方法和计算机程序产品的可能实现的架构、功能和操作。就这点而言，在流程图或框图中的每个块可代表代码的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。还将注意，框图和/或流程图中的每个块以及在框图和/或流程图中的块的组合可由执行指定功能或动作的基于专用硬件的系统或专用硬件和计算机指令的组合实现。这些计算机程序指令也可存储在可指示计算机或其他可编程数据处理装置以特定方式起作用的计算机可读介质中，使得存储在计算机可读介质中的指令产生制造的物品，其包括实现在流程图和/或框图的一个或多个块中所指定的功能/动作的指令方式。

受益于在前述描述和相关附图中呈现的教导的本领域中的技术人员将想到本发明的许多修改和其它实施例。因此，应当理解，本发明不限于所公开的特定实施例，以及修改和实施例旨在被包括在所附权利要求的范围内。还应当理解，本发明的其他实施例可以在缺乏在本文没有具体公开的元件/步骤的情况下被实践。

Claims (13)

1.一种微控制器系统，包括：

处理单元，其支持至少一个近Vt或亚Vt电路；

多个存储器块，每个存储器块连接到DMA控制器且是独立地功率受控；

功率控制系统，其包括功率门以至少对所述多个存储器块进行功率控制；

唤醒中断控制器，其连接到所述功率控制系统；

电压调节器系统，其用于向独立的功率域提供电压，所述电压调节器系统至少部分地由所述功率控制系统所操作的功率门控制；以及

多个时钟，其被连接以限定与独立的功率域相关联的时钟域，

其中所述电压调节器系统包括：

公共节点；

多个电压调节器，每个电压调节器在多个不同电压中的不同电压下具有输出；

由所述功率控制系统控制的多个第一开关，所述多个第一开关中的每个第一开关连接到所述多个电压调节器中的电压调节器的输出和所述公共节点；

由所述功率控制系统控制的多个第二开关，所述多个第二开关中的每个开关连接到所述公共节点和所述独立的功率域中的一个功率域；以及

其中所述功率控制系统被配置为并行地维持所述多个电压调节器中的所有电压调节器上的电压。

2.根据权利要求1所述的微控制器系统，其中所述处理单元还包括分别具有不同Vt的第一晶体管和第二晶体管。

3.根据权利要求1所述的微控制器系统，其中所述微控制器系统还包括常开电路。

4.根据权利要求1所述的微控制器系统，其中所述存储器块每个都连接到至少一个电压调节器。

5.根据权利要求1所述的微控制器系统，其中所述功率控制系统能够按顺序排列对独立的功率域的功率分配。

6.根据权利要求1所述的微控制器系统，其中所述唤醒中断控制器还包括常开电路。

7.根据权利要求1所述的微控制器系统，其中所述电压调节器系统包括降压转换器和LDO中的至少一个。

8.根据权利要求1所述的微控制器系统，其中时钟由DMA控制器门控。

9.根据权利要求1所述的微控制器系统，其中SRAM时钟在没有同步的情况下被使用。

10.根据权利要求1所述的微控制器系统，其中时钟门电路包括锁存器。

11.根据权利要求1所述的微控制器系统，其中所述处理单元包括多个核心，并且每个SRAM实例能够互连到所述多个核心中的至少一个。

12.根据权利要求2所述的微控制器系统，其中所述晶体管中的至少一些是堆叠式晶体管。

13.一种微控制器系统，包括：

处理单元，其在至少一个功率域中并且具有多个晶体管，所述多个晶体管具有不同Vt以允许各种功率操作模式；

在至少一个功率域中的多个存储器块，每个存储器块连接到DMA控制器并且是独立地功率受控；

功率控制系统，其包括功率门以至少对所述多个存储器块进行功率控制；以及

电压调节器系统，其用于向独立的功率域提供电压，所述电压调节器系统至少部分地由所述功率控制系统所操作的功率门控制，

其中所述电压调节器系统包括：

公共节点；

多个电压调节器，每个电压调节器在多个不同电压中的不同电压下具有输出；

由所述功率控制系统控制的多个第一开关，所述多个第一开关中的每个第一开关连接到所述多个电压调节器中的电压调节器的所述输出和所述公共节点；

由所述功率控制系统控制的多个第二开关，所述多个第二开关中的每个开关连接到所述公共节点和所述独立的功率域中的一个功率域；以及

其中所述功率控制系统被配置为并行地维持所述多个电压调节器中的所有电压调节器上的电压。