TWI758978B - 時脈樹的修正裝置及其修正方法 - Google Patents

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Abstract

一種時脈樹的修正裝置及其修正方法被提出。時脈樹的修正方法包括：依據時間限制資訊針對電路的網路連結表執行時脈信號路徑追蹤動作，以獲得時脈樹電路結構；針對時脈樹電路結構的匯流狀態進行識別以查找出至少一時脈匯流點，並設定時脈匯流點上的多個時脈信號的其中之一為選中時脈信號；基於選中時脈信號，針對時脈樹電路結構進行修正點識別動作以獲得多個候選修正點；以及，分別計算候選修正點的多個權重值，並依據權重值以獲得多個選中修正點。

Description

時脈樹的修正裝置及其修正方法
本發明是有關於一種時脈樹的修正裝置及其修正方法，且特別是有關於一種可自動執行時脈樹的修正方法的修正裝置。
在電路設計的領域中，時脈樹的預修正動作(clock prefix)在使功能時脈信號以做為掃描時脈信號以執行時脈掃描動作是必要的工作，在具有複雜時脈結構的電路中，這個預修正動作會花去設計者甚多的時間並造成設計效率的降低。
現存的電子設計自動化(Electronic design automation,EDA)軟體常透過在電路中插入多個多工器，來使時脈信號可以通過這些外插的多工器來傳送至電路的內部。這樣的作法常會造成執行時脈樹合成(Clock Tree Synthesis,CTS)時的負擔，並使電路的面積大幅的增加。
本發明提供一種時脈樹的修正方法裝置以及修正方法， 可自動且快速的針對時脈樹進行預先修正(prefix)的動作。
本發明的時脈樹的修正方法包括：依據時間限制資訊針對電路的網路連結表執行時脈信號路徑追蹤動作，以獲得時脈樹電路結構；針對時脈樹電路結構的匯流狀態進行識別以查找出至少一時脈匯流點，並設定時脈匯流點上的多個時脈信號的其中之一為選中時脈信號；基於選中時脈信號，針對時脈樹電路結構進行修正點識別動作以獲得多個候選修正點；以及，分別計算候選修正點的多個權重值，並依據權重值以獲得多個選中修正點。
本發明的電路的時脈樹的修正裝置包括記憶元件以及控制器。記憶元件儲存時間限制資訊針以及電路的網路連結表。控制器耦接記憶元件，用以執行如上所述的時脈樹的修正方法。
基於上述，本發明的時脈樹的修正方法透過時脈信號路徑追蹤動作以獲得時脈樹電路結構，並識別出時脈樹電路結構中的候選修正點，針對候選修正點設置多個權重值，並依據權重值以獲得多個選中修正點。如此一來，選中修正點可以快速的且自動的被產生，提升設計分析的效能。
300、400、500:時脈樹電路結構
610、620、630:解法涵義樹結構
900:時脈樹修正裝置
910:控制器
920:記憶元件
AN1、AN2、AN3、AN4、AN41、AN42:及閘
CL11、CL12、CL21、CL22、CL23:組合式邏輯電路
clk、clk1、clk2:時脈信號
ICG1、ICG2、ICG:時脈隔離閘
IE1~IE3、P1~P3、A、B、C、D、E、F、G、H、I、J1、J2、J3、K、L:輸入端
IF1:網路連結表
IF2:時間限制資訊
J、M、N、O、Q:輸出端
LC1:邏輯元件
MUX1、MUX41:多工器
ND11~ND39:候選修正點
OR1、OR2:或閘
S110~S140、S210~S250:時脈樹的修正步驟
SE:源頭
W11~W39:權重值
CP:時脈端
圖1繪示本發明一實施例的時脈樹的修正方法的流程圖。
圖2繪示本發明另一實施例的時脈樹的修正方法的流程圖。
圖3繪示本發明實施例的時脈樹電路結構的示意圖。
圖4繪示本發明實施例的時脈匯流點的示意圖。
圖5繪示本發明實施例的時脈樹電路結構以及其修正點的示意圖。
圖6繪示本發明實施例的多個候選修正點的產生方式的示意圖。
圖7A至圖7C繪示候選修正點的權重設定方式的示意圖。
圖8A、圖8B則繪示選中修正點的選擇方式的示意圖。
圖9繪示本發明一實施例的時脈樹修正裝置的示意圖。
請參照圖1，圖1繪示本發明一實施例的時脈樹的修正方法的流程圖。在步驟S110中，依據時間限制(timing constraint)資訊來針對電路的網路連結表(netlist)來執行時脈信號路徑追蹤動作，並通過時脈信號路徑追蹤動作來獲得時脈樹電路結構。接著，在步驟S120中，可針對步驟S110中所獲得的時脈樹電路結構的匯流狀態進行識別，以查找出一個或多個時脈匯流點，並設定時脈匯流點上的多個時脈信號的其中之一為選中時脈信號。在此請注意，在電路設計中，在一個時脈樹電路結構中可能存在多個時脈信號。步驟S120則用以識別這些時脈信號的時脈匯流點。在此，設計者可以選定上述的多個時脈信號中的一個以作為選中時脈信號。
附帶一提的，在本實施例中，時脈信號的時脈匯流點常 發生在為多工器(multiplexer)的電路元件上。
在步驟S130中，基於上述的選中時脈信號，針對時脈樹電路結構進行修正點識別動作，並獲得多個候選修正點。在此，本實施例可針對時脈樹電路結構中，與選中時脈信號相關聯的多個電路元件進行分析，並設定這些電路元(邏輯閘)為多個候選修正點。
在步驟S140中，則針對上述的多個候選修正點進行權重值的設定以及計算，並依據候選修正點的權重值，來獲得多個選中修正點。對應被選出的多個選中修正點，設計者可以透過修正邏輯運算式，來使選中修正點上的邏輯值，足以使選中時脈信號順利的在時脈樹電路結構中進行傳輸，並使功能時脈路徑(function clock path)可作為掃描時脈路徑(scan clock path)。
以下請參照圖2，圖2繪示本發明另一實施例的時脈樹的修正方法的流程圖。在步驟S210中，電路的網路連結表IF1以及時間限制資訊IF2被接收，並據以執行時脈路徑追蹤的動作。在此請同步參照圖2以及圖3，其中圖3繪示本發明實施例的時脈樹電路結構的示意圖。其中，當執行時脈路徑追蹤的動作時，可查找出電路中的時脈信號clk，並依據時脈信號clk的傳輸方向進行追蹤動作。在追蹤動作的過程中，可記錄時脈信號clk傳輸路徑間的電路元件，在圖3中，時脈信號clk由及閘AN1所接收，並依序沿著多工器MUX1、及閘AN2以及邏輯元件LC1進行傳送。邏輯元件LC1具有時脈端CP、輸出端Q以及輸入端E。值得注意的， 在時脈信號clk的時脈路徑追蹤的動作，啟始於時脈信號clk的源頭SE，並終止於路徑中的時脈隔離閘(isolation clock gate,ICG)ICG1、ICG2。在本實施例中，時脈隔離閘ICG1、ICG2可以為D型的正反器。在圖3中，透過記錄及閘AN1、多工器MUX1、及閘AN2以及邏輯元件LC1的連線關係，可以建立對應時脈信號clk的時脈樹電路結構300。
值得一提的，本發明實施例中，並可在時脈樹電路結構300的多個電路元件記錄輸入的邏輯值，以使時脈信號clk可以順利進行傳輸。以圖3的實施例為範例，及閘AN1的一輸入端接收時脈信號clk，而及閘AN1的另一輸入端則須設定為邏輯值1，以使時脈信號clk可傳送至及閘AN1的輸出端。同理，基於多工器MUX1對應選擇信號為邏輯值0的輸入端耦接至及閘AN1的輸出端，多工器MUX1的輸入端應設定為邏輯值。及閘AN2的第一輸入端耦接至多工器MUX1的輸出端，因此，及閘AN2的第二輸入端則須設定邏輯值。
當然，圖3中的時脈樹電路結構300所包括的元件以及結構僅只是說明用的範例，不用以限縮本發明的範疇。
請重新參照圖2，接著，在步驟S220中，則進行時脈樹電路結構的時脈匯流點的識別動作。以下請同步參照圖2以及圖4，其中圖4繪示本發明實施例的時脈匯流點的示意圖。在本發明實施例中，時脈匯流點常發生在時脈樹電路結構中的多工器中。在圖4中，時脈樹電路結構400中具有多個時脈信號clk1、clk2。 並且，多工器MUX41分別透過及閘AN41以及AN42以接收時脈信號clk1、clk2。在此，多工器MUX41可被識別為時脈匯流點。當時脈匯流點(多工器MUX41)被識別出時，設計者可選擇時脈信號clk1、clk2的其中之一以做為選中時脈信號。在本實施例中，以時脈信號clk1被選中以作為選中時脈信號為範例，多工器MUX的選擇端上可設定為邏輯值0，以使時脈信號clk1可以順利被傳輸。在其他的部分，及閘AN41未接收時脈信號clk1的輸入端設定為邏輯值1；及閘AN42未接收時脈信號clk2的輸入端設定為邏輯值1，而及閘AN43未耦接至多工器MUX41的輸入端的輸入端，則被可設定為邏輯值1。此外，時脈隔離閘ICG可以為時脈樹電路結構400的終止點。
重新參照圖2，在時脈樹電路結構以及所有的輸入端的邏輯值都完成設定後，則可進行時脈樹電路結構的修正點識別動作。在此請參照圖5，圖5繪示本發明實施例的時脈樹電路結構以及其修正點的示意圖。時脈樹電路結構500依據圖3的時脈樹電路結構300與其周邊的多個控制邏輯電路所產生。時脈樹電路結構500中具有多個用以控制時脈信號clk1的輸入端IE1~IE3，輸入端IE1~IE3分別對應及閘AN1、多工器MUX1以及及閘AN2，輸入端IE1~IE3所分別設定的邏輯值分別為邏輯值1、0、1。
另外，輸入端IE1受控於或閘OR1以及組合式邏輯電路CL11、CL12；輸入端IE2受控於及閘AN3以及組合式邏輯電路CL21、CL22；輸入端IE3則受控於組合式邏輯電路CL23。在本 實施例中，上述的或閘OR1、組合式邏輯電路CL11、CL12、及閘AN3、組合式邏輯電路CL21、CL22以及組合式邏輯電路CL23的多個輸入端點及輸出端點，可被分別設定為多個候選修正點。
接著，重新參照圖2，在步驟S230中，則在節點中設定固定數值，也就是在上述被設定為候選修正點的多個電路元件上，設定可以有效使時脈信號clk進行傳輸的邏輯值。具體來說明，或閘OR1的輸出端設定為邏輯值1(等於輸入端IE1的邏輯值)，或閘OR1的兩輸入端的至少其中之一設定為邏輯值1。及閘AN3的輸出端設定為邏輯值0(等於輸入端IE2的邏輯值)，及閘AN3的輸入端的至少其中之一需設定為邏輯值0。組合式邏輯電路CL3的輸出端需設定為邏輯值1(等於輸入端IE3的邏輯值)。
接著，在步驟S240中，針對候選修正點分別設定多個權重值，並在步驟S250中，以依據權重值來在多個候選修正點中選出多個選中修正點。
關於步驟S240以及S250的實施細節，請參照圖6至圖8B。其中，圖6繪示本發明實施例的多個候選修正點的產生方式的示意圖，圖7A至圖7C繪示候選修正點的權重設定方式的示意圖，圖8A、圖8B則繪示選中修正點的選擇方式的示意圖。
在圖6中，時脈樹電路結構600對應時脈信號clk，並包括及閘AN1、AN2以及多工器MUX1。及閘AN1、多工器MUX1以及及閘AN2的輸入端P1、P2、P3分別設定為邏輯值1、0、1。對應輸入端P1，或閘OR1、及閘AN3以及AN4做為控制邏輯電 路，可用以控制輸入端P1的邏輯值。基於輸入端P1設定為邏輯值1，或閘OR1的輸出端M設定為邏輯值1；或閘OR1的輸入端I、J1(等同於及閘AN4的輸出端J)可均設定為邏輯值1；及閘AN3的輸入端A、B均設定為邏輯值1；及閘AN4的輸入端C、D均設定為邏輯值1。
另外，基於輸入端P2設定為邏輯值0，或閘OR2的輸出端N設定為邏輯值0；或閘OR2的輸入端J2(等同於及閘AN4的輸出端J)、K(等同於及閘AN5的輸出端)可均設定為邏輯值0；及閘AN5的輸入端E、F可均設定為邏輯值0；及閘AN4的輸入端C、D均設定為邏輯值0。
基於輸入端P3設定為邏輯值1，或閘OR3的輸出端O設定為邏輯值1；或閘OR3的輸入端J3(等同於及閘AN4的輸出端J)、L(等同於及閘AN6的輸出端)可均設定為邏輯值1；及閘AN6的輸入端G、H可均設定為邏輯值1；及閘AN4的輸入端C、D均設定為邏輯值1。
依據上述各端點邏輯值的設定，可以分別對應輸入端P1、P2、P3建立出解法涵義樹結構610、620、630。解法涵義樹結構610、620、630中包括分別對應的輸入端P1、P2、P3的多個候選修正點所形成的樹狀結構。
在此請注意，在本發明實施例中，可以應用二元整樹線性規劃(binary integer linear programming)或啟發式演算法，來由解法涵義樹結構610、620、630中獲得選中修正點。以下提出 一實施範例來說明選中修正點的獲得方法。
在圖7A中，針對解法涵義樹結構610，可針對其中的多個端點以及對應設定的邏輯值進行分析，並對解法涵義樹結構610中的每一個候選修正點施加權重值。在權重值設定方法上，可選擇解法涵義樹結構610中的一候選修正點來做為親節點，並依據此親節點對應的邏輯電路種類以及此親節點的權重值，來設定此親節點的多個子節點的權重值。首先，可設定候選修正點ND11為親節點，並設定候選修正點ND11的權重值W11=1。由於候選修正點ND11只有一個子節點(候選修正點ND12)，因此候選修正點ND12的權重值W12與候選修正點ND11的權重值W11相同(=1)。接著，由於候選修正點ND12對應或閘OR1的輸出端M，因此，當候選修正點ND12為親節點時，其子節點(候選修正點ND13、ND14)的權重值W13、W14可以與候選修正點ND2的權重值W12相同(=1)。另外，當候選修正點ND13為親節點時，基於候選修正點ND13對應及閘AN3的輸出端I。因此，候選修正點ND13的權重值W13可平均分配至其子節點(候選修正點ND15、ND16)，並使候選修正點ND15、ND16的權重值W15、W16均等於0.5。
依上述方法類推，可以計算出所有的候選修正點ND11~ND19的權重值W11~W19。
另外，在圖7B中，依據與圖7A相同的方式，可以針對解法涵義樹結構620中的候選修正點ND21~ND29分別設定權重值 W21~W29。同理，在圖7C中，也可以針對解法涵義樹結構630中的候選修正點ND31~ND39來有效設定權重值W31~W39。
接著，本發明實施例中，可以將所有的候選修正點ND11~ND39分別對應的權重值W11~W39進行整理，並使對應相同端點且設定相同邏輯值的候選修正點進行權重值相加的動作，並可獲得圖8A。在此值得注意的，圖7A中的候選修正點ND17以及圖7C的候選修正點ND37對應相同的輸出端J且被設定相同的邏輯值1。因此，候選修正點ND17以及候選修正點ND37的權重值W17以及W37可以相加，並產生對應J=1的權重值(=2)。
由圖8A可以發現，對應J=1的候選修正點具有最高權重值，因此可以先選擇J=1的候選修正點以作為第一選中修正點。
接著，在圖8B中，基於J=1的候選修正點已被選出，相關於解法涵義樹結構610、630的所有候選修正點均被刪除。此時，對應N=0的候選修正點具有最高權重值(=1)，因此，對應N=0的候選修正點被選擇以作為第二選中修正點。
進一步說明，透過本發明實施例的時脈樹的修正方法，可以獲知僅需控制圖6的時脈樹電路結構600中的及閘AN4的輸出端J的輸出為邏輯1，即可以控制輸入端P1、P3為邏輯1，並透過控制圖6的時脈樹電路結構600中的或閘OR2的輸出端N產生邏輯0，就可以控制輸入端P2為邏輯0。如此一來，時脈信號clk可以有效被傳輸。本發明實施例透過自動且快速的方法，完成時脈樹的修正動作。
以下請參照圖9，圖9繪示本發明一實施例的時脈樹修正裝置的示意圖。時脈樹修正裝置900包括控制器910以及記憶元件920。控制器910以及記憶元件920相互耦接。其中，記憶元件920可用以儲存電路的時間限制資訊以及網路連結表。控制器910可由記憶元件920讀取電路的時間限制資訊以及網路連結表，並依據電路的時間限制資訊以及網路連結表來執行如圖1、2所繪示的時脈樹的修正方法。
關於時脈樹的修正方法的執行細節，在前述的實施例已有詳盡的說明，在此不多贅述。
在本實施例中，記憶元件920並可用以儲存控制器910計算過程所產生的暫存資料。在硬體架構方面，控制器910可以為具運算能力的處理器。或者，控制器910可以是透過硬體描述語言(Hardware Description Language,HDL)或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列(Field Programmable Gate Array,FPGA)、複雜可程式邏輯裝置(Complex Programmable Logic Device,CPLD)或是特殊應用積體電路(Application-specific Integrated Circuit,ASIC)的方式來實現的硬體電路。此外，儲存元件920可為各式隨機存取記憶體(RAM)、唯讀記憶體(ROM)等，但不以此為限。
綜上所述，本發明透過在時脈樹電路結構辨識出多個候選修正點，並針對候選修正點設定多個權重值，再依據權重值來 查找出選中修正點。如此一來，電路的時脈樹的修正動作可以快速的自動的被找出，提升電路設計的效率。
S110~S140:時脈樹的修正步驟

Claims (10)

  1. 一種時脈樹的修正方法，包括： 依據一時間限制資訊針對電路的一網路連結表執行一時脈信號路徑追蹤動作，以獲得一時脈樹電路結構； 針對該時脈樹電路結構的匯流狀態進行識別以查找出至少一時脈匯流點，並設定該至少一時脈匯流點上的多個時脈信號的其中之一為一選中時脈信號； 基於該選中時脈信號，針對該時脈樹電路結構進行修正點識別動作以獲得多個候選修正點；以及 分別計算該些候選修正點的多個權重值，並依據該些權重值以獲得多個選中修正點。
  2. 如請求項1所述的時脈樹的修正方法，其中分別計算該些候選修正點的多個權重值，並依據該些權重值以獲得該些選中修正點的步驟包括： 針對該些候選修正點分別建立多個解法涵義樹結構；以及 針對該些解法涵義樹結構執行二元整樹線性規劃或啟發式演算法以獲得該些選中修正點。
  3. 如請求項2所述的時脈樹的修正方法，其中分別計算該些候選修正點的該些權重值的步驟包括： 設定各該候選修正點為一親節點，依據該親節點對應的邏輯電路種類以及該親節點的權重值，來設定該親節點的多個子節點的權重值。
  4. 如請求項3所述的時脈樹的修正方法，其中該親節點對應的邏輯電路為及閘時，該些子節點的權重值的總合等於該親節點的權重值，該親節點對應的邏輯電路為或閘或緩衝器時，各該子節點的權重值等於該親節點的權重值。
  5. 如請求項1所述的時脈樹的修正方法，其中依據該些權重值以獲得該些選中修正點的步驟包括： 選擇該些權重值最大者以產生一選中權重值，設定對應該選中權重值的候選修正點為一第一選中節點；以及 移除與該第一選中節點相關聯的至少一相關連候選修正點，選擇多個剩餘候選修正點中，具有最大權重值者為一第二選中節點。
  6. 如請求項1所述的時脈樹的修正方法，其中依據該時間限制資訊針對電路的該網路連結表執行該時脈信號路徑追蹤動作，以獲得該時脈樹電路結構的步驟中包括： 基於一時脈信號，查找出該時脈信號的傳輸路徑上的多個電路元件；以及 在該些電路元件上標示可使該時脈信號順利傳輸的多個邏輯信號。
  7. 如請求項1所述的時脈樹的修正方法，其中設定該至少一時脈匯流點上的多個時脈信號的其中之一為該選中時脈信號的步驟之後更包括： 在該至少一時脈匯流點上標示可使該選中時脈信號進行傳輸的邏輯信號。
  8. 一種電路的時脈樹的修正裝置，包括： 一記憶元件，儲存一時間限制資訊針以及該電路的一網路連結表；以及 一控制器，耦接該記憶元件，用以： 依據該時間限制資訊針對該網路連結表執行該時脈信號路徑追蹤動作，以獲得該時脈樹電路結構； 針對該時脈樹電路結構的匯流狀態進行識別以查找出至少一時脈匯流點，並設定該至少一時脈匯流點上的多個時脈信號的其中之一為一選中時脈信號； 基於該選中時脈信號，針對該時脈樹電路結構進行修正點識別動作以獲得多個候選修正點；以及 分別計算該些候選修正點的多個權重值，並依據該些權重值以獲得多個選中修正點。
  9. 如請求項8所述的時脈樹的修正裝置，其中該控制器針對該些候選修正點分別建立多個解法涵義樹結構，並針對該些解法涵義樹結構執行二元整樹線性規劃或啟發是演算法以獲得該些選中修正點。
  10. 如請求項8所述的時脈樹的修正裝置，其中該控制器用以： 設定各該候選修正點為一親節點，依據該親節點對應的邏輯電路種類以及該親節點的權重值，來設定該親節點的多個子節點的權重值； 選擇該些權重值最大者以產生一選中權重值，設定對應該選中權重值的候選修正點為一第一選中節點；以及 移除與該第一選中節點相關聯的至少一相關連候選修正點，選擇多個剩餘候選修正點中，具有最大權重值者為一第二選中節點。
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