IT202100001322A1 - Circuito elettronico di interfaccia riconfigurabile automaticamente e sensore includente il circuito elettronico di interfaccia e un trasduttore mems - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

?CIRCUITO ELETTRONICO DI INTERFACCIA RICONFIGURABILE AUTOMATICAMENTE E SENSORE INCLUDENTE IL CIRCUITO ELETTRONICO DI INTERFACCIA E UN TRASDUTTORE MEMS?

La presente invenzione ? relativa ad un circuito elettronico di interfaccia e a un sensore che include il circuito elettronico di interfaccia ed un trasduttore.

Come ? noto, oggigiorno ? disponibile un gran numero di sensori, i quali sono atti a rilevare le grandezze pi? disparate ed hanno tipicamente uscita in formato digitale.

In generale, il processo di acquisizione di campioni digitali di una grandezza attraverso un corrispondente sensore consente non solo di fornire i campioni della grandezza ad un un?unit? esterna al sensore (ad esempio, un?unit? a microcontrollore), ma consente altres? di controllare ed eventualmente variare, durante l?uso, uno o pi? parametri del sensore, al fine di ottimizzare, in base all?applicazione di interesse, il processo di acquisizione e le caratteristiche del segnale letto (ad esempio in termini di banda, frequenza di uscita e fondo scala).

Ad esempio, la figura 1 mostra un sensore 1, il quale ? un sensore MEMS (?Micro Electro-Mechanical Systems?) e comprende un trasduttore MEMS 2 ed un circuito di interfaccia 3, quest?ultimo essendo un cosiddetto circuito ASIC (?application-specific integrated circuit?) ed includendo uno stadio iniziale 4, il quale ? accoppiato elettricamente al trasduttore MEMS 2. Il trasduttore MEMS 2 ? atto a generare un segnale elettrico analogico sanalog indicativo della grandezza che viene monitorata dal sensore 1; il segnale elettrico analogico sanalog viene fornito allo stadio iniziale 4, il quale esegue una prima elaborazione (ad esempio, un primo filtraggio) del segnale elettrico analogico sanalog ed una conversione analogico-digitale, in modo da generare un segnale di uscita sout di tipo digitale, il quale ? formato da campioni digitali della summenzionata grandezza.

In maggior dettaglio, lo stadio iniziale 4 include un cosiddetto stadio di front-end ed un convertitore analogico? digitale (non mostrati); inoltre, lo stadio iniziale 4 pu? essere controllato in modo da polarizzare il trasduttore MEMS 2, e quindi in modo da impostare, ad esempio, il cosiddetto punto di lavoro del trasduttore MEMS 2.

Eventualmente, lo stadio iniziale 4 pu? anche essere in grado di azionare il trasduttore MEMS 2, cio? pilotare una struttura di attuazione presente nel trasduttore MEMS 2 atta a movimentare uno o pi? elementi del trasduttore MEMS 2 (ad esempio, una o pi? masse mobili, nel caso in cui il trasduttore MEMS 2 sia un giroscopio).

Il circuito di interfaccia 3 ? accoppiabile a un?unit? a microcontrollore 5 ed include: un modulo di interfaccia 9, una pluralit? di registri 10, un controllore 12, un?unit? di elaborazione di segnale digitale (?digital signal processing unit?) 14, nel seguito indicata brevemente come unit? DSP 14, nonch? uno stadio di memoria 16 ed uno stadio di elaborazione avanzata 18.

L?unit? DSP 14 ? accoppiata allo stadio iniziale 4 in modo da ricevere in ingresso il segnale di uscita sout. Inoltre, l?unit? DSP 14 ? configurata per eseguire una elaborazione numerica del segnale di uscita sout, in modo da generare in uscita un segnale elaborato sproc, il quale ? di tipo digitale ed ? formato da campioni elaborati della grandezza. Ad esempio, l?unit? DSP 14 pu? generare il segnale elaborato sproc mediante filtraggio (digitale) e/o ricampionamento dei campioni del segnale di uscita sout; eventualmente, assumendo che i campioni del segnale di uscita sout siano stati generati rispetto ad un primo valore di fondo scala della summenzionata grandezza, l?unit? DSP 14 pu? inoltre effettuare una normalizzazione del campione del segnale elaborato sproc rispetto ad un secondo valore di fondo scala, ad esempio inferiore al primo valore di fondo scala, in modo da scalare opportunamente il guadagno del segnale di uscita sout prima di fornirlo all?unit? a microcontrollore 5. In altre parole, l?elaborazione numerica eseguita dell?unit? DSP 14 si caratterizza per un numero di parametri di elaborazione, i quali includono ad esempio la frequenza di taglio adottata per il filtraggio e/o la frequenza di campionamento e/o il fondo scala adottato dall?unit? DSP 14.

I registri 10 memorizzano i valori di corrispondenti parametri, ai quali nel seguito ci si riferisce come ai parametri di configurazione.

Il controllore 12 ? accoppiato ai registri 10, allo stadio iniziale 4, all?unit? DSP 14, allo stadio di memoria 16 ed allo stadio di elaborazione avanzata 18.

In particolare, il controllore 12 ? accoppiato ai registri 10 in modo da leggere i valori dei parametri di configurazione memorizzati nei registri 10. Inoltre, il controllore 12 pu? essere configurato per accendere (cio?, alimentare) o spegnere lo stadio iniziale 4, e quindi anche il trasduttore MEMS 2, in funzione di uno o pi? valori dei parametri di configurazione memorizzati nei registri 10; inoltre, il controllore 12 pu? essere configurato in modo da controllare lo stadio iniziale 4 in modo da variare il punto di lavoro del trasduttore MEMS 2, in funzione di uno o pi? valori dei parametri di configurazione memorizzati nei registri 10.

In aggiunta, il controllore 12 ? configurato per variare uno o pi? dei parametri di elaborazione dell?unit? DSP 14, in funzione di uno o pi? valori dei parametri di configurazione memorizzati nei registri 10, in modo da variare l?elaborazione numerica eseguita dell?unit? DSP 14.

Lo stadio di memoria 16 ? ad esempio di tipo RAM ed ha una coppia di ingressi, i quali sono rispettivamente collegati al controllore 12 ed all?uscita l?unit? DSP 14, in modo da ricevere il segnale elaborato sproc. Lo stadio di memoria 16 ? controllato dal controllore 12, il quale pu? attivare/disattivare lo stadio di memoria 16, ad esempio in funzione di uno o pi? valori dei parametri di configurazione memorizzati nei registri 10.

Quando attivato, lo stadio di memoria 16 memorizza i campioni del segnale elaborato sproc. Inoltre, lo stadio di memoria 16 ha una rispettiva prima uscita, la quale ? collegata al modulo di interfaccia 9. Ad esempio, lo stadio di memoria 16 pu? implementare una cosiddetta memoria FIFO (?first in first out?), nel qual caso i campioni del segnale elaborato sproc memorizzati nello stadio di memoria 6 vengono forniti in successione sulla prima uscita dello stadio di memoria 16, con il criterio ?first in first out?. La successione dei campioni elaborati forma un segnale sdata, presente sulla prima uscita dello stadio di memoria 16.

Lo stadio di memoria 16 ha anche una rispettiva seconda uscita, sulla quale genera un primo segnale di interrupt sI1, il quale viene attivato quando il segnale sdata ? effettivamente disponibile, cio? quando nello stadio di memoria 16 sono effettivamente memorizzati campioni del segnale elaborato sproc.

Lo stadio di elaborazione avanzata 18 ha una rispettiva coppia di ingressi, i quali sono rispettivamente collegati al controllore 12 ed all?uscita dell?unit? DSP 14; in tal modo, lo stadio di elaborazione avanzata 18 ? controllato dal controllore 12 e riceve in ingresso il segnale elaborato sproc. In particolare, lo stadio di elaborazione avanzata 18 ? configurato per eseguire, alternativamente o anche in parallelo, una pluralit? di elaborazioni avanzate dei campioni del segnale elaborato sproc. L?elaborazione avanzata o le elaborazioni avanzate effettivamente eseguite dallo stadio di elaborazione avanzata 18 sono impostate dal controllore 12, in funzione dei valori di uno o pi? parametri di configurazione memorizzati nei registri 10.

Lo stadio di elaborazione avanzata 18 pu? ad esempio implementare, alternativamente o in parallelo, una macchina a stati finiti (?finite state machine?, FSM) e una qualsiasi tecnica di ?machine learning? (quale ad esempio una rete neurale o un albero binario). Ad esempio, assumendo che il sensore 1 sia un accelerometro vincolabile al polso di un utente, lo stadio di elaborazione avanzata 18 pu? implementare una macchina a stati finiti atta a rilevare, sulla base del segnale elaborato sproc, il verificarsi di uno o pi? andamenti temporali prestabiliti della grandezza rilevata dal sensore 1, ciascun andamento corrispondendo all?esecuzione di un corrispondente gesto da parte dell?utente. Similmente, lo stadio di elaborazione avanzata 18 pu? implementare una rete neurale, la quale riceve in ingresso i campioni del segnale elaborato sproc ed ? stata precedentemente allenata (ad esempio, in modo supervisionato) per identificare, sulla base del segnale elaborato sproc, una condizione operativa tra una pluralit? di possibili condizioni operative (ad esempio, diverse possibili condizioni di movimento, impiegate durante la fase di addestramento, quali ad esempio una condizione di quiete, una condizione di movimento a bassa accelerazione ed una condizione di movimento ad elevata accelerazione) in cui pu? operare il sensore 1, cio? per eseguire un algoritmo di classificazione della condizione operativa in cui si trova il sensore 1. Il controllore 12 pu? quindi comandare lo stadio di elaborazione avanzata 18 in modo che, ad esempio, esegua alternativamente la macchina a stati finiti oppure implementi la rete neurale.

In generale, lo stadio di elaborazione avanzata 18 ha una prima ed una seconda uscita, sulle quali genera rispettivamente un segnale di risultato sres, indicativo del risultato dell?elaborazione eseguita dallo stadio di elaborazione avanzata 18, ed un secondo segnale di interrupt sI2, il quale viene attivato quando il segnale di risultato sres ? effettivamente disponibile, cio? l?elaborazione ? stata completata. Ad esempio, quando lo stadio di elaborazione avanzata 18 esegue la summenzionata macchina a stati finiti, il segnale di risultato sres pu? essere indicativo del gesto rilevato; quando lo stadio di elaborazione avanzata 18 esegue la summenzionata rete neurale, il segnale di risultato sres pu? essere indicativo della condizione operativa rilevata.

Le seconde uscite dello stadio di memoria 16 e dello stadio di elaborazione avanzata 18 sono collegate a corrispondenti terminali dell?unit? microcontrollore 5, la quale pu? quindi rilevare, sulla base del primo e/o del secondo segnale di interrupt sI1, sI2, se sono presenti dati (cio?, campioni) nello stadio di memoria 16, e quindi se il segnale sdata ? disponibile, e/o se lo stadio di elaborazione avanzata 18 ha terminato la propria elaborazione, e quindi se il segnale di risultato sres pu? essere letto.

In seguito alla attivazione di uno qualsiasi tra il primo ed il secondo segnale di interrupt sI1, sI2, l?unit? microcontrollore 5 si risveglia (?awake?), identifica il segnale di interrupt che ha causato il risveglio e legge, attraverso il modulo di interfaccia 9, il segnale sdata o il segnale di risultato sres, a seconda che sia stato attivato il primo o il secondo segnale di interrupt sI1, sI2. Oltre che all?uscita dello stadio di memoria 16 ed alla prima uscita dello stadio di elaborazione avanzata 18, il modulo di interfaccia 9 pu? essere accoppiato anche all?uscita dell?unit? DSP 14, modo da consentire all?unit? a microcontrollore 5 di leggere i campioni del segnale elaborato sproc; quest?ultimo tipo di lettura pu? avvenire anch?essa in seguito alla attivazione del primo segnale di interrupt sI1.

In maggior dettaglio, sia lo stadio di elaborazione avanzata 18 che l?unit? DSP 14 implementano rispettivi registri di uscita (non mostrati), in cui sono memorizzati rispettivamente il valore corrente del segnale di risultato sres (fintanto che lo stadio di elaborazione avanzata 18 non sovrascrive un valore aggiornato, al termine di una nuova elaborazione) e un numero di campioni del segnale elaborato sproc, i quali vengono sovrascritti dall?unit? DSP 14 man mani che essa calcola ulteriori campioni del segnale elaborato sproc. Attraverso il modulo di interfaccia 9, l?unit? microcontrollore 5 pu? leggere i registi di uscita dell?unit? DSP 14 e dello stadio di elaborazione avanzata 18, oltre che lo stadio di memoria 16, in modo da acquisire, come accennato in precedenza, i campioni segnale elaborato sproc disponibili nel registro di uscita dell?unit? DSP 14, il valore corrente del segnale di risultato sres disponibile nel registro di uscita dello stadio di elaborazione avanzata 18 ed i campioni del segnale elaborato sproc memorizzati nello stadio di memoria 16. A tal fine, l?unit? a microcontrollore 5 ed il modulo di interfaccia 9 possono implementare un protocollo di comunicazione quale ad esempio il protocollo I2C oppure I3C oppure SPI; a livello fisico, il collegamento tra l?unit? microcontrollore 5 ed il modulo di interfaccia 9 ? tale da supportare il protocollo adottato e comprende un corrispondente bus.

Ancora pi? in dettaglio, il modulo di interfaccia 9 ? in grado di indirizzare, in lettura, i registri di uscita dello stadio di elaborazione avanzata 18 e dell?unit? DSP 14, oltre che lo stadio di memoria 16 ed i registri 10. Inoltre, il modulo di interfaccia 9 ? in grado di indirizzare i registri 10 anche in scrittura, come avviene ad esempio in fase di avvio, in cui l?unit? a microcontrollore 5, attraverso il modulo di interfaccia 9, pu? impostare i valori iniziali dei parametri di configurazione nei registri 10.

In caso di attivazione del secondo segnale di interrupt sI2, l?unit? microcontrollore 5 pu? modificare, sempre attraverso il modulo di interfaccia 9, uno o pi? dei valori dei parametri di configurazione memorizzati nei registri 10. Ad esempio, quando il segnale di risultato sres ? indicativo del rilevamento dell?esecuzione di un gesto oppure di una data condizione operativa del sensore 1, l?unit? a microcontrollore 5 pu? modificare il valore di almeno un parametro di configurazione, cio? pu? scrivere un nuovo valore nel corrispondente registro 10. Nel seguito, per brevit? ci si riferisce al caso in cui, in seguito a una variazione del valore del segnale di risultato sres, l?unit? a microcontrollore 5 varia un solo parametro di configurazione, al quale ci si riferisce come al parametro di configurazione variabile.

Ad esempio, nel caso in cui il sensore 1 sia un accelerometro e lo stadio di elaborazione avanzata 18 implementi la summenzionata rete neurale, pu? avvenire quanto segue. Inizialmente l?unit? a microcontrollore 5 assegna al parametro di configurazione variabile un rispettivo valore iniziale; sulla base di tale valore iniziale del parametro di configurazione variabile, il controllore 12 imposta un corrispondente primo valore di un parametro di elaborazione dell?unit? DSP 14 (ad esempio, un primo valore di banda di filtraggio). L?unit? DSP 14 ? quindi configurata per effettuare un primo tipo filtraggio (ad esempio, a banda larga) del segnale di uscita sout. In seguito al rilevamento, da parte dello stadio di elaborazione avanzata 18, della summenzionata condizione di movimento ad elevata accelerazione, l?unit? a microcontrollore 5, attraverso il modulo di interfaccia 9, assegna un valore aggiornato al parametro di configurazione variabile. Sulla base del valore aggiornato del parametro di configurazione variabile, il controllore 12 assegna un corrispondente secondo valore al summenzionato un parametro di elaborazione dell?unit? DSP 14 (ad esempio, un secondo valore di banda di filtraggio). L?unit? DSP 14 diventa quindi configurata per effettuare un secondo tipo filtraggio (ad esempio, un filtraggio passa alto) del segnale di uscita sout, in modo da ottenere un filtraggio ottimale del segnale di uscita sout, in funzione delle reali condizioni di uso. Eventualmente, in seguito al cambiamento di valore del summenzionato parametro di configurazione variabile, il controllore 12 pu? altres? variare il tipo di elaborazione eseguito dallo stadio di elaborazione avanzata 18 (ad esempio, in modo da implementare una macchina a stati a finiti, anzich? la summenzionata rete neurale) oppure pu? attivare/disattivare lo stadio di memoria 16; eventualmente, il controllore 12 pu? spegnere lo stadio iniziale 4, e quindi anche il trasduttore MEMS 2, oppure variare il punto di lavoro del trasduttore MEMS 2.

L?accoppiamento tra sensore 1 ed unit? a microcontrollore 5 mostrato in figura 1 risulta efficace per trasferire all?unit? a microcontrollore 5 i dati rilevati dal sensore 1, tuttavia si caratterizza per una certa complessit?, dal momento che prevede la necessit? di gestire i segnali di interrupt, oltre che per consumi relativamente elevati; infatti, la necessit? di svegliare l?unit? a microcontrollore 5 quando occorre modificare un parametro di configurazione comporta consumi elevati.

Scopo della presente invenzione ? quindi fornire un circuito elettronico di interfaccia che consenta di superare almeno in parte gli inconvenienti dell?arte nota.

Secondo la presente invenzione, viene forniti un circuito elettronico di interfaccia, come definito nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione, ne saranno ora descritte forme di realizzazione preferite, in modo puramente esemplificativo e non limitativo, con riferimento ai disegni allegati, in cui:

- la figura 1 mostra uno schema a blocchi di un circuito elettronico di interfaccia accoppiato a un trasduttore e a un?unit? a microcontrollore; e

- le figure 2 e 3 mostrano schemi a blocchi di forme di realizzazione del presente circuito elettronico di interfaccia, accoppiate a trasduttori e a un?unit? a microcontrollore.

Nel seguito, la presente soluzione viene descritta con riferimento alle differenze rispetto a quanto mostrato nella figura 1. Elementi gi? presenti nella figura 1 vengono indicati con i medesimi segni di riferimento, salvo laddove specificato diversamente. Inoltre, a titolo puramente esemplificativo, si assume che il sensore (qui indicato con 101) sia un accelerometro, e quindi che i campioni del segnale di uscita sout siano campioni di accelerazione, salvo laddove specificato diversamente.

In dettaglio, lo stadio di elaborazione avanzata, qui indicato con 118, ha una terza uscita, la quale ? accoppiata ai registri 10. Inoltre, attraverso l?accoppiamento tra la propria terza uscita ed i registri 10, lo stadio di elaborazione avanzata 118 ? in grado di scrivere direttamente uno o pi? dei registri 10, cio? senza necessit? di supporto da parte dell?unit? a microcontrollore 5, n? del modulo di interfaccia 9. In tal modo, lo stadio di elaborazione avanzata 118 pu? modificare direttamente i valori di uno o pi? parametri di configurazione memorizzati nei registri 10, ad esempio dopo che lo stadio di elaborazione avanzata 118 ha rilevato l?esecuzione di un gesto oppure ha rilevato una certa condizione operativa.

In altre parole, in seguito al rilevamento dell?esecuzione di un gesto oppure di una certa condizione operativa, lo stadio di elaborazione avanzata 118 pu? variare di conseguenza il valore del segnale di risultato sres ed inoltre pu? sovrascrivere un nuovo valore in almeno uno dei registri 10, cio? pu? modificare il valore di almeno un parametro di configurazione, in modo da ottenere i medesimi benefici descritti con riferimento alla figura 1, senza la necessit? di intervento da parte dell?unit? a microcontrollore 5, e quindi con una sensibile riduzione dei consumi.

L?efficacia della soluzione proposta pu? essere apprezzata facendo riferimento, a puro titolo esemplificativo, al seguente primo scenario applicativo, il quale per semplicit? fa riferimento al caso in cui lo stadio di elaborazione avanzata 118 implementi una rete neurale atta a rilevare diverse condizioni operative ed abbia accesso diretto, e quindi possa scrivere, solo un registro 10, il quale memorizza il valore di un corrispondente parametro di configurazione, al quale ci si riferisce come al parametro di configurazione scrivibile direttamente. Si assume inoltre che, inizialmente, l?unit? a microcontrollore 5 abbia assegnato al parametro di configurazione scrivibile direttamente un rispettivo valore iniziale. Sulla base del valore iniziale del parametro di configurazione scrivibile direttamente, il controllore 12 imposta un corrispondente primo valore di fondo scala per l?unit? DSP 14.

In seguito al rilevamento di una certa condizione operativa (ad esempio, la summenzionata condizione operativa di movimento ad elevata accelerazione), lo stadio di elaborazione avanzata 118, oltre ad impostare un corrispondete valore del segnale di risultato sres, sovrascrive il registro 10 a cui ha accesso diretto, in modo che il parametro di configurazione scrivibile direttamente assuma un valore aggiornato, diverso dal valore iniziale. Sulla base del valore aggiornato del parametro di configurazione scrivibile direttamente, il controllore 12 imposta un secondo valore di fondo scala per l?unit? DSP 14, ad esempio maggiore del primo valore di fondo scala. In tal modo, la dinamica del sensore 101 viene adattata alle reali condizioni d?uso, senza necessit? di intervento da parte dell?unit? a microcontrollore 5.

Un secondo scenario applicativo pu? essere uguale a quello descritto poc?anzi, a meno del fatto che il controllore 12 ? configurato in modo da, alternativamente, abilitare o disabilitare lo stadio di memoria 16, rispettivamente quando il parametro di configurazione scrivibile direttamente ? pari al valore aggiornato o al valore iniziale. In tal modo, senza alcun intervento da parte dell?unit? a microcontrollore 5, il sensore 101 risulta configurato in modo da disporre, nella condizione operativa di movimento ad elevata accelerazione, di una capacit? di memorizzazione addizionale rispetto alle condizioni operative di quiete o di movimento a bassa accelerazione, in cui sono disponibili solo i campioni del segnale elaborato sproc memorizzati nel registro di uscita dell?unit? DSP 14. In tal modo, in seguito al rilevamento della condizione operativa di movimento ad elevata accelerazione, l?unit? a microcontrollore 5 pu? acquisire, dopo l?attivazione del primo segnale di interrupt sI1, tutti i campioni memorizzati nello stadio di memoria 16, relativi ad un intervallo di tempo pi? esteso rispetto ai soli campioni memorizzati nel registro di uscita dell?unit? DSP 14.

In un terzo scenario applicativo pu? essere uguale al primo scenario, a meno del fatto che il controllore 12 ? configurato in modo da comandare lo stadio di elaborazione avanzata 118 in modo che, quando il parametro di configurazione scrivibile direttamente ? pari al valore iniziale, lo stadio di elaborazione avanzata 118 esegua la summenzionata rete neurale, ed in modo che, quando il parametro di configurazione scrivibile direttamente ? pari al valore aggiornato, lo stadio di elaborazione avanzata 118 esegua (ad esempio) un diverso algoritmo di machine learning o una macchina a stati finiti. In altre parole, sono possibili varianti in cui il controllore 12 varia, in seguito alla variazione del valore del parametro di configurazione scrivibile direttamente, l?elaborazione implementata dallo stadio di elaborazione avanzata 118.

In aggiunta, sono possibili scenari applicativi uguali ai precedenti primo, secondo e terzo scenario applicativo, ma in cui in la sovrascrittura del registro 10 che memorizza il parametro di configurazione scrivibile direttamente da parte dello stadio di elaborazione avanzata 118 ? causata dal rilevamento dell?esecuzione di un gesto, nel qual caso lo stadio di elaborazione avanzata 118 pu? implementare ad esempio una macchina a stati finiti.

Indipendentemente dal tipo di algoritmo implementato dallo stadio di elaborazione avanzata 118, un quarto scenario applicativo pu? essere descritto con riferimento alla forma di realizzazione mostrata in figura 3, la quale viene descritta con riferimento alle differenze rispetto a quanto mostrato in figura 2.

In dettaglio, in figura 3 il sensore ? indicato con 201 e differisce dal sensore 101 per il fatto di un includere, oltre allo stadio iniziale 4 ed al trasduttore MEMS 2 (ai quali nel seguito ci si riferisce come al primo stadio iniziale 4 ed al primo trasduttore MEMS 2), un secondo stadio iniziale 204 ed un secondo trasduttore MEMS 202. In aggiunta, oltre all?unit? DSP 14 (a cui nel seguito ci si riferisce come alla prima unit? DSP 14), il sensore 201 comprende una seconda, una terza ed una quarta unit? DSP 214, 314, 414, le quali formano, insieme alla prima unit? DSP, uno stadio DSP 215 di tipo ?multicore?.

In dettaglio, il secondo trasduttore MEMS 202 ? accoppiato al secondo stadio iniziale 204 in modo da fornire a quest?ultimo un segnale analogico addizionale s?analog. Ad esempio, il primo ed il secondo trasduttore MEMS 2, 202 possono essere rispettivamente un accelerometro MEMS ed un giroscopio MEMS, in maniera tale per cui il segnale elettrico analogico sanalog ed il segnale analogico addizionale s?analog sono rispettivamente indicativi di una accelerazione e di una velocit? angolare.

Sulla base del segnale analogico addizionale s?analog, il secondo stadio iniziale 204 genera un segnale di uscita addizionale s?out di tipo digitale, il quale ? formato da campioni digitali della grandezza rilevata dal secondo trasduttore MEMS 202 (in questo esempio, la summenzionata velocit? angolare). Inoltre, il controllore 12 pu? controllare il secondo stadio iniziale 204 in modo da polarizzare il secondo trasduttore MEMS 202, ad esempio per impostare il punto di lavoro del trasduttore MEMS 202, nonch? per azionare il secondo trasduttore MEMS 202, cio? per movimentare uno o pi? masse mobili (non mostrate) del secondo trasduttore MEMS 202.

Lo stadio DSP 215 riceve in ingresso il segnale di uscita sout ed il segnale di uscita addizionale s?out; inoltre, le risorse di calcolo fornite dalla prima, dalla seconda, dalla terza e dalla quarta unit? DSP 14, 214, 314, 414 possono essere impiegate in modo variabile, in funzione (ad esempio) del valore del parametro di configurazione direttamente accessibile.

Ad esempio, quando il parametro di configurazione direttamente accessibile ha il valore iniziale, la prima e la seconda unit? DSP 14, 214 ricevono in ingresso il segnale di uscita sout, sulla cui base generano rispettivamente un primo ed un secondo segnale preliminare ssproc1, ssproc2, mentre la terza e la quarta unit? DSP 314, 414 ricevono in ingresso il segnale di uscita addizionale s?out, sulla cui base generano rispettivamente un terzo ed un quarto segnale preliminare ssproc1, ssproc2. Le uscite della prima, della seconda, della terza e della quarta unit? DSP 14, 214, 314, 414 possono essere multiplate (ad esempio, su un medesimo bus) sull?uscita dello stadio DSP 215, la quale ? collegata agli ingressi dello stadio di elaborazione avanzata 118 e dello stadio di memoria 16, oltre che al modulo di interfaccia 9. Pertanto, riferendosi al segnale complessivo sprocx per indicare il segnale presente sull?uscita dello stadio DSP 215, esso include il primo, il secondo, il terzo ed il quarto segnale preliminare ssproc1-ssproc4. Lo stadio di memoria 16 e lo stadio di elaborazione avanzata 118 sono controllati dal controllore 12 in modo da poter rispettivamente memorizzare ed elaborare uno o pi? tra il primo, il secondo, il terzo ed il quarto segnale preliminare ssproc1-ssproc4, a partire dal segnale complessivo sprocx, in modo uguale a quanto descritto a proposito del segnale elaborato sproc con riferimento alle figure 1 e 2.

Il controllore 12 pu? inoltre disabilitare temporaneamente una o pi? tra la prima, la seconda, la terza e la quarta unit? DSP 14, 214, 314, 414 e/o pu? variare l?instradamento del segnale di uscita sout e del segnale di uscita addizionale s?out verso la prima, la seconda, la terza e la quarta unit? DSP 14, 214, 314, 414 in funzione del valore del parametro di configurazione direttamente accessibile, e quindi in funzione delle rilevazioni effettuate dallo stadio di elaborazione avanzata 118, le quali, come spiegato in precedenza, possono comprendere rilevazioni di condizioni operative e di gesti. In tal modo, ciascuna tra la prima, la seconda, la terza e la quarta unit? DSP 14, 214, 314, 414 pu? eseguire la propria elaborazione su uno qualsiasi tra il segnale di uscita sout ed il segnale di uscita addizionale s?out. A titolo puramente esemplificativo, quando il parametro di configurazione direttamente accessibile assume il valore aggiornato, il controllore 12 pu? disabilitare la terza e la quarta unit? DSP 314, 414. In pratica, la potenza di calcolo dello stadio DSP 215 viene allocata in modo automatico in funzione delle reali necessit?, senza coinvolgere l?unit? a microcontrollore 5.

In aggiunta, nella forma di realizzazione mostrata in figura 3, il controllore 12 pu? essere configurato per attivare/disattivare ciascuno tra il primo ed il secondo trasduttore MEMS 2, 202, in funzione del valore del parametro di configurazione direttamente accessibile.

I vantaggi che la presente soluzione consente di ottenere emergono chiaramente dalla descrizione precedente. Infatti, il presente circuito elettronico di interfaccia ? in grado di riconfigurarsi automaticamente in funzione dei dati rilevati dal sensore, senza necessit? di intervento dell?unit? a microcontrollore, con conseguente riduzione dei consumi dell?unit? a microcontrollore e della complessit? circuitale. In particolare, lo stadio di elaborazione avanzata 118 si fa carico degli algoritmi che vengono eseguiti con continuit? nel tempo, ad esempio per adattare la configurazione del sensore in modo ottimale, riducendo cos? il numero di volte in cui l?unit? a microcontrollore deve essere risvegliata ed azionata.

In aggiunta, la presente soluzione consente di ridurre i tempi necessari per modificare i parametri di configurazione, i quali si allungherebbero in caso di intervento dell?unit? a microcontrollore, in particolare in caso di adozione di un protocollo di comunicazione tra modulo di interfaccia e unit? a microcontrollore non sufficientemente veloce. Inoltre, la presente soluzione consente di ridurre la congestione sul bus di comunicazione presente tra unit? a microcontrollore e modulo di interfaccia. Ancora, la presente soluzione pu? essere applicata anche nel caso di sistemi asincroni, cio? sistemi in cui l?unit? a microcontrollore 5 non ha la possibilit? di gestire linee di interrupt ed effettua accessi temporizzati. Infine, la presente soluzione risulta applicabile anche nel caso di sistemi in cui due o pi? sensori condividono un medesimo terminale di interrupt dell?unit? a microcontrollore.

Infine, ? chiaro che, come precedentemente accennato, si possono apportare modifiche e varianti a quanto descritto e illustrato in questo contesto, senza discostarsi dall?ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, il numero di registri 10 direttamente accessibili allo stadio di elaborazione avanzata 118, e quindi il numero di parametri di configurazione che possono essere scritti direttamente da quest?ultimo, pu? essere maggiore di uno. Inoltre, il controllore 12 pu? impostare, in funzione del valore di ciascuno dei parametri di configurazione scrivibili direttamente, almeno una corrispondente caratteristica riconfigurabile del sensore a scelta tra (ad esempio): il tipo di elaborazione eseguita dallo stadio di elaborazione avanzata 118; l?accensione/spegnimento di uno o pi? trasduttori MEMS accoppiati al circuito elettronico di interfaccia; l?attivazione/disattivazione dello stadio di memoria; l?attivazione di modalit? di funzionamento a basso consumo (?low power?) o normali; uno o pi? parametri delle elaborazioni effettuate dalle unit? DSP, quali ad esempio i valori di una o pi? bande di filtraggio di algoritmi di elaborazione implementati dalle unit? DSP e/o i corrispondenti valori di fondo scala e/o le velocit? di uscita dei campioni (?output sample rate?) dei segnali ottenuti tramite tali algoritmi.

In aggiunta, lo stadio di elaborazione avanzata pu? essere diverso rispetto a quanto descritto; in generale, esso ? atto a rilevare il verificarsi di almeno una condizione obiettivo, sulla base di almeno un segnale elaborato fornito da un?unit? DSP. La condizione obiettivo si riferisce ad almeno una grandezza rilevata da almeno un trasduttore MEMS; ad esempio, la condizione obiettivo si verifica quanto la grandezza segue nel tempo un andamento prestabilito oppure quando l?andamento della grandezza nel tempo presenta caratteristiche relative ad una corrispondente classe di un sistema di classificazione.

Claims (10)

RIVENDICAZIONI

1. Circuito elettronico di interfaccia accoppiabile ad un primo trasduttore (2) configurato per generare un primo segnale analogico (sanalog) indicativo di una prima grandezza e a un?unit? a microcontrollore (5), detto circuito elettronico di interfaccia (103;203) comprendendo:

- un primo stadio di conversione (4) configurato per generare un primo segnale digitale (sout) in funzione del primo segnale analogico (sanalog);

- uno stadio DSP (215) includente almeno una unit? DSP (14) e configurato per generare un segnale elaborato (sproc;sprocx) in funzione del primo segnale digitale (sout);

- uno stadio di elaborazione avanzata (118) configurato per rilevare, mediante esecuzione di una elaborazione del segnale elaborato (sproc;sprox), il verificarsi di una condizione obiettivo relativa a detta prima grandezza; e - un numero di registri (10) configurati per memorizzare valori di parametri di configurazione;

ed in cui lo stadio di elaborazione avanzata (118) ? configurato per scrivere almeno un sottoinsieme dei registri (10), dopo aver rilevato il verificarsi di detta condizione obiettivo, in modo da variare i valori dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

2. Circuito elettronico di interfaccia secondo la rivendicazione 1, in cui lo stadio di elaborazione avanzata (118) ? configurato per eseguire almeno una elaborazione tra:

- implementare almeno una macchina a stati finiti, sulla base del segnale elaborato (sproc;sprox), per rilevare l?esecuzione di un gesto da parte del primo trasduttore (2); o

- implementare almeno un algoritmo di machine learning addestrato per classificare una condizione operativa del primo trasduttore (2), sulla base del primo segnale elaborato (sproc;sprox).

3. Circuito elettronico di interfaccia secondo la rivendicazione 2, in cui il controllore (12) ? configurato per variare detta almeno una elaborazione eseguita dallo stadio di elaborazione avanzata (118) in funzione del valore di almeno uno dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

4. Circuito elettronico di interfaccia secondo una qualsiasi delle rivendicazioni precedenti, in cui l?unit? DSP (14) ? configurata per eseguire una rispettiva elaborazione del primo segnale digitale (sout); ed in cui il controllore (12) ? configurato per variare detta rispettiva elaborazione del primo segnale digitale (sout) in funzione del valore di almeno uno dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

5. Circuito elettronico di interfaccia secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre uno stadio di memoria (16) configurato per memorizzare campioni del segnale elaborato (sproc;sprocx); ed in cui il controllore (12) ? configurato per attivare/disattivare lo stadio di memoria (16) in funzione del valore di almeno uno dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

6. Circuito elettronico di interfaccia secondo una qualsiasi delle rivendicazioni precedenti, accoppiabile inoltre a un secondo trasduttore (202) configurato per generare un secondo segnale analogico (s?analog) indicativo di una seconda grandezza, detto circuito elettronico di interfaccia (103;203) comprendendo inoltre un secondo stadio di conversione (204) configurato per generare un secondo segnale digitale (s?out) in funzione del secondo segnale analogico (s?analog); ed in cui lo stadio DSP (215) comprende una pluralit? di unit? DSP (14,214,314,414); ed in cui il controllore (12) controlla ciascuna unit? DSP (14;214;314;414) in modo che riceva in ingresso alternativamente il primo oppure il secondo segnale digitale (sout,s?out), in funzione del valore di almeno uno dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

7. Circuito elettronico di interfaccia secondo la rivendicazione 6, in cui il controllore (12) ? inoltre configurato per abilitare/disabilitare ciascuna unit? DSP (14;214;314;414) in funzione del valore di almeno uno dei parametri di configurazione memorizzati in detto sottoinsieme di registri (10).

8. Circuito elettronico di interfaccia secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre un modulo di interfaccia (9) configurato per cooperare con l?unit? a microcontrollore (5) per consentire all?unit? a microcontrollore (5) di scrivere detti registri (10); ed in cui lo stadio di elaborazione avanzata (118) ? configurato per scrivere direttamente detto sottoinsieme di registri (10).

9. Sensore comprendente:

- un circuito elettronico di interfaccia (103;203) secondo una qualsiasi delle rivendicazioni precedenti; e - detto primo trasduttore (2), il quale ? di tipo MEMS.

10. Sistema comprendente il sensore (101;201) secondo la rivendicazione 9 e detta unit? a microcontrollore (5).