CN113505095B - 多核异相处理的系统级芯片和集成电路 - Google Patents

Abstract

本发明提供一种多核异相处理的系统级芯片和集成电路，其中系统级芯片包括：用于输出时钟信号的时钟模块；至少两个支持异步处理的内核；用于将所述时钟模块输出的时钟信号以不同相位传输至各内核的延迟连接模块。本发明通过延迟连接模块将时钟模块输出的时钟信号以不同相位传输至至少两个支持异步处理的内核，以使得不同内核的时钟信号相位不同，从而错开不同内核根据时钟信号进行任务处理的时机，将原本同时触发的电涌噪声分散至时钟信号周期的不同位置，进而有效减小了SOC，尤其是超大功率SOC的电涌峰值和噪声峰值。

Description

多核异相处理的系统级芯片和集成电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种多核异相处理的系统级芯片和集成电路。

背景技术

在现代IC芯片供电设计中。通常，供电系统具有板载电压调节器(VR)，可为封装电源引脚供电，随后通过封装的电源传递网络(Power delivery network，PDN)传送到芯片，并通过管芯上的电源传递网络传递层将功率传送到管芯上的晶体管。

在大型芯片设计领域，如AI加速器SOC、通用图形处理器GPGPU等，采用300W至600W设计的超大SOC功率。这使得PDN设计极具挑战性。尤其是当电源从从空闲到运行时，电涌会在电源上产生较大的交流噪声。同时，IC数字电路中，各元件是基于时钟信号运行的。因此，在时钟采样边缘周围，由于各元件同时运行，会出现瞬时的高峰值电涌，从而在PDN上产生交流电源噪声的大电流峰值。

因此，超大SOC功率下的高电涌和噪声的问题是目前业界亟待解决的重要课题。

发明内容

本发明提供一种多核异相处理的系统级芯片和集成电路，用以解决现有技术中SOC，尤其是超大功率SOC中高电涌峰值和高噪声的缺陷，实现在整个时钟周期内分散功率，以减少电涌峰值的技术效果。

本发明提供一种多核异相处理的系统级芯片，包括：

用于输出时钟信号的时钟模块；

至少两个支持异步处理的内核；

用于将所述时钟模块输出的时钟信号以不同相位传输至各内核的延迟连接模块。

根据本发明提供的一种多核异相处理的系统级芯片，所述延迟连接模块包括至少两条连接线；所述连接线一端与时钟模块的输出端连接，另一端与所述内核的时钟输入端连接；连接不同内核的所述连接线的传输路径长度不同。

根据本发明提供的一种多核异相处理的系统级芯片，所述延迟连接模块包括延迟锁相环；所述延迟锁相环用于接收时钟模块输出的时钟信号，并输出至少两个分相时钟信号至不同的内核。

根据本发明提供的一种多核异相处理的系统级芯片，所述延迟连接模块包括至少两条可调延迟线；所述可调延迟线一端与时钟模块的输出端连接，另一端与所述内核的时钟输入端连接；连接不同内核的所述可调延迟线被设置为不同的延迟相位。

根据本发明提供的一种多核异相处理的系统级芯片，所述延迟连接模块包括第一连接线和第二连接线；所述第一连接线一端与时钟模块的输出端连接，另一端与第一内核的时钟输入端连接；所述第二连接线一端与时钟模块的输出端连接，另一端通过反相器与第二内核的时钟输入端连接。

根据本发明提供的一种多核异相处理的系统级芯片，所述延迟连接模块用于将所述时钟模块输出的时钟信号，在时钟偏移补偿和/或PVT补偿的基础上，以不同相位传输至各内核；

所述时钟偏移补偿是指时钟信号到达各内核所用时间的差异的补偿；

所述PVT补偿是指功率、电压以及温度对时钟信号传输造成的偏移的补偿。

根据本发明提供的一种多核异相处理的系统级芯片，相邻内核经延迟连接模块获取的时钟信号的相位差值为π。

根据本发明提供的一种多核异相处理的系统级芯片，所述内核数量为N；第i个内核与第i+1个内核经延迟连接模块获取的时钟信号的相位差值为

本发明还提供一种集成电路，包括板载电压调节器、电源传递网络以及上述的多核异相处理的系统级芯片；

所述板载电压调节器经电源传递网络为所述多核异相处理的系统级芯片供电；

所述电源传递网络包括至少两个传递层，每个所述传递层上均设置有用于过滤电涌的去耦电容。

本发明提供的多核异相处理的系统级芯片和集成电路，通过延迟连接模块将时钟模块输出的时钟信号以不同相位传输至至少两个支持异步处理的内核，以使得不同内核的时钟信号相位不同，从而错开不同内核根据时钟信号进行任务处理的时机，将原本同时触发的电涌噪声分散至时钟信号周期的不同位置，进而有效减小了SOC，尤其是超大功率SOC的电涌峰值和噪声峰值。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的多核异相处理的系统级芯片的结构示意图之一；

图2是本发明提供的多核异相处理的系统级芯片的结构示意图之二；

图3是本发明提供的多核异相处理的系统级芯片的结构示意图之三；

图4是本发明提供的多核异相处理的系统级芯片的结构示意图之四；

图5是本发明提供的多核异相处理的系统级芯片的结构示意图之五；

图6是本发明实施例提供的集成电路的结构示意图；

图7是本发明实施例提供的可调延迟线的示意图之一；

图8是本发明实施例提供的可调延迟线的示意图之二。

附图标记：

100：时钟模块； 200：内核； 300：延迟连接模块；

301：连接线； 302：延迟锁相环； 303：可调延迟线；

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合图1-图4描述本发明的多核异相处理的系统级芯片.

如图1所示，本发明实施例提供了一种多核异相处理的系统级芯片，包括：

用于输出时钟信号的时钟模块100；

至少两个支持异步处理的内核200；

用于将所述时钟模块100输出的时钟信号以不同相位传输至各内核200的延迟连接模块300。

图1中，不同类型的箭头是指传输至不同内核200的时钟信号相位不同。

本实施例中，时钟模块100可以由一个或多个锁相环构成。

本实施例中的至少两个支持异步处理的内核200，是指至少两个支持在不同时钟信号相位下，异步处理的内核200。

进一步地，本实施例中：

所述延迟连接模块300用于将所述时钟模块100输出的时钟信号，在时钟偏移补偿和/或PVT补偿的基础上，以不同相位传输至各内核200；

所述时钟偏移补偿是指时钟信号到达各内核200所用时间的差异的补偿；

所述PVT补偿是指功率、电压以及温度对时钟信号传输造成的偏移的补偿。

所述时钟偏移补偿和/或PVT补偿可以通过如下思路实现：

步骤1，搭建系统级芯片SOC的仿真平台；

步骤2，将延迟连接模块300的结构参数和/或功能参数作为输入量，输入至仿真平台；

步骤3，根据仿真平台输出的各个核心时钟信号的相位差，反馈调节延迟连接模块300的结构参数和/或功能参数，并重复步骤2，直至仿真平台输出的各个核心时钟信号的相位差满足目标相位差。

目标相位差的设置可以根据内核200数量和内核200相对位置进行，本实施例提供三种可能的目标相位差设置思路如下。

第一种目标相位差是基于内核200的相对位置设置的，即相邻内核200经延迟连接模块300获取的时钟信号的相位差值为π，即相邻内核200的时钟信号反相。这种设置能够最大化相邻内核200的电涌产生时间差，进而将原本集中产生的电涌分散至时钟信号周期中，减小电涌和噪声的峰值。

第二种目标相位差是基于内核200数量设置的，即所述内核200数量为N；第i个内核200与第i+1个内核200经延迟连接模块300获取的时钟信号的相位差值为

这种设置能够将多个内核200(通常大于2个)的电涌产生时间节点平均分散至整个时钟信号的周期中，从全局的角度降低电涌和噪声的峰值。

第三种目标相位差是同时基于内核200数量和内核200相对位置设置的，针对的是内核200数量过多，以至于无法单纯地通过第一种思路(相邻反相后，瞬时电涌峰值仍然很大)和第二种思路(平均分散后，相位差值过小，加之PVT误差和时钟偏移的影响，导致电涌降低效果不理想)有效降低电涌峰值时，考虑的设置方案。这种方案下，需要将内核200分为设定数量的小组，并以小组为单位设置目标相位差。

例如，可以将小组中相邻内核200的相位差值设置为π，相邻小组的相位差值设置为

这种设置能够针对更多内核200数量的SOC进行电涌峰值优化。

本实施例的有益效果在于：

本实施例通过延迟连接模块300将时钟模块100输出的时钟信号以不同相位传输至至少两个支持异步处理的内核200，以使得不同内核200的时钟信号相位不同，从而错开不同内核200根据时钟信号进行任务处理的时机，将原本同时触发的电涌噪声分散至时钟信号周期的不同位置，进而有效减小了SOC，尤其是超大功率SOC中电涌峰值和噪声峰值。

根据上述实施例，在本实施例中提供了四种可选的延迟连接模块300具体构成。

如图2所示，第一种构成中，所述延迟连接模块300包括至少两条连接线301；所述连接线301一端与时钟模块100的输出端连接，另一端与所述内核200的时钟输入端连接；连接不同内核200的所述连接线301的传输路径长度不同。

如图3所示，第二种构成中，所述延迟连接模块300包括延迟锁相环302；所述延迟锁相环302用于接收时钟模块100输出的时钟信号，并输出至少两个分相时钟信号至不同的内核200。

其中，延迟锁相环302还可以结合相位插值器，以更好的实现延迟。

如图4所示，第三种构成中，所述延迟连接模块300包括至少两条可调延迟线303；所述可调延迟线303一端与时钟模块100的输出端连接，另一端与所述内核200的时钟输入端连接；连接不同内核200的所述可调延迟线303被设置为不同的延迟相位。

其中，可调延迟线303需要经校准后，补偿PVT误差和时钟偏移，以更好的实现延迟。

本实施例中，可调延迟线303可以由组合逻辑电路实现，具体地：

可调延迟线303可以通过带有延迟单元的连接线构成，其中延迟单元根据所需精度不同可以选用反相器或触发器。

如图7和图8所示，可调延迟线303还可以通过LC电路或者反相器组合电路实现。LC电路中包括设定数量的电感和电容(电容既可以是有极性电容，也可以是无极性电容)。反相器组合电路中包括外接控制电压Vcc的多个串联的反相器，反相器组合电路的输入为延迟输入信号(即时钟模块100输出的时钟信号)，输出为延迟输出信号(即被设置为不同的延迟相位的时钟信号)。

如图5所示，第四种构成中，所述延迟连接模块300包括第一连接线和第二连接线；所述第一连接线一端与时钟模块100的输出端连接，另一端与第一内核200的时钟输入端连接；所述第二连接线一端与时钟模块100的输出端连接，另一端通过反相器与第二内核200的时钟输入端连接。

本实施例的有益效果在于：

采用第一种构成方案，能够通过内核200位置、连接线301路径设计，在减小SOC电涌峰值和噪声峰值的前提下，最大程度的简化加工流程和成本。

采用第二或第三种构成方案，能够在无需增加芯片设计复杂度的前提下，减小SOC电涌峰值和噪声峰值。

根据上述任一实施例，在本实施例中：

本实施例提出了一种时钟控制器方法，在整个时钟周期内分散功率，以减少电涌和di/dt。

在SOC中，主要的核心区域都是通过时钟同步来触发数据的数字电路。当采样时钟边沿，所有触发器采样输入数据并合并所有逻辑。等待下一个采样时钟边沿再次执行。因此，在时钟边缘存在电流使用峰值，而在两个时钟边缘之间存在较少电流使用。

GPGPU或AI计算IC有很多计算核心。它可以在核间异步。本实施例引入了时钟延迟控制机制，以在一个时钟周期内将时钟采样沿扩展到所有内核200，尤其是相邻内核200。这些将时钟边缘的大电流峰值平均到时钟周期内的几个较小的电流峰值，以降低电流转换峰值(或di/dt)。这样可以降低电源噪声。

SOC包含许多计算核心。核心通信通过片上网络(NOC)。核心都是异步的。因此，如果可以抵消内核200之间的采样时钟相位，则可以有效地抵消每个内核200的电流峰值。SOC内核200时钟由锁相环产生(可以是一个或多个)。然后通过时钟分配网络分配给内核200。因此，我们可以使用时钟分配网络来控制内核200之间的时钟偏差。

一种方案是使用时钟分布树，时钟树经过精心设计，通过电源、电压、温度模拟，保证时钟偏移和传播。将相邻内核200置于相反时钟相位。因此，可以将相邻核心电源电涌扩散到时钟周期的180度，从而最大化电流平均影响。对于所有内核200，将采样时钟相位扩展到完整时钟周期以最小化电涌。这种方法需要大量的模拟和时钟树调整。有时，对于大型芯片，很难将其扩展为一个时钟周期，并且很难管理时钟分配树设计上的电源、电压、温度变化。

另一种方案是在上述方案的基础上额外改进，增加时钟调整机制，可以调整时钟相位。延迟锁相环或带校准的可调延迟线303可以完成这项工作。延迟锁相环可以输出相同频率但相位为0度、90度、180和270度时钟的时钟，也可以输出10度、40度、70度、100度、130度、160度、190度、220度、250度、280度、310度、340度等任意数量的设定相位角度。当使用带校准的延迟线时，可以编程更精细的相位。

当使用延迟锁相环时，它可以产生PVT补偿的相位偏移时钟并传送到SOC内核200。

使用延迟线时，延迟随PVT变化，需要校准方案来调整延迟设置以补偿PVT变化。

本实施例的有益效果在于：

本实施例的目的是通过将时钟采样沿扩展到所有内核200之间的整个时钟周期，减少触发器时钟采样沿期间的交流电流峰值。并且，本实施例将相邻内核200移至相反的时钟相位(180度偏移)，将AC噪声峰值降低6dB并减少电涌(di/dt)。从而有效减轻PDN设计负担。

本发明实施例还提供了一种集成电路，包括板载电压调节器、电源传递网络以及上述的多核异相处理的系统级芯片；

所述板载电压调节器经电源传递网络为所述多核异相处理的系统级芯片供电；

所述电源传递网络包括至少两个传递层，每个所述传递层上均设置有用于过滤电涌的去耦电容。

图6提供了一种集成电路示例，图中示出的电源传递网络包括3个传递层，即印刷线路板层、有机衬底层以及SOC IC层(即系统级芯片集成电路层)；在一些优选实施例中，有机衬底层与SOC IC层间还设置有硅中介层。下面将以带有硅中介层的集成电路为例，介绍本实施例在集成电路中的进一步改进。

印刷线路板层和封装层间通过球栅阵列封装接口连接；封装层和硅中介层通过C4焊法连接；硅中介层和SOC IC层通过微凸点(uBump)接口连接。

板载电压调节器VR电连接在印刷线路板层，为所述多核异相处理的系统级芯片供电。

印刷线路板层、封装层以及硅中介层上，均设置有去耦电容，用于过滤噪声。所述去耦电容能够配合上述的多核异相处理的系统级芯片，进一步优化过滤噪声的效果。

本实施例的有益效果在于：

参考上述集成电路，供电主要依赖于板、封装和管芯的PDN设计。在仅采用去耦电容过滤的前提下，由于PDN在每一层的串联等效电阻和串联等效电感，离芯片越远，高频效率越低，其过滤效果往往无法达到预期。也就是说，大规模集成电路的能量消耗大，时钟频率已GHz为单位，产生的高频噪声无法被过滤，这是因为能量传输系统与电容的设计存在限制，因此在芯片上产生了噪声。

而本实施例中结合时钟相位延迟的SOC和去耦电容，以分别实现针对高频、低频造成的峰值降低效果。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种多核异相处理的系统级芯片，其特征在于，包括：

用于输出时钟信号的时钟模块；

多个支持异步处理的内核；

用于将所述时钟模块输出的时钟信号以不同相位传输至各内核的延迟连接模块；

所述多个支持异步处理的内核分为N个小组，相邻小组的相位差值设置为

小组中相邻内核的相位差值设置为π，其中N为大于等于2的整数；

所述延迟连接模块包括至少两条连接线；所述连接线一端与时钟模块的输出端连接，另一端与所述内核的时钟输入端连接；连接不同内核的所述连接线的传输路径长度不同，使得多个所述内核相位设置为不同的延迟相位。

2.根据权利要求1所述的多核异相处理的系统级芯片，其特征在于，所述延迟连接模块包括延迟锁相环；所述延迟锁相环用于接收时钟模块输出的时钟信号，并输出至少两个分相时钟信号至不同的内核。

3.根据权利要求1所述的多核异相处理的系统级芯片，其特征在于，所述延迟连接模块包括第一连接线和第二连接线；所述第一连接线一端与时钟模块的输出端连接，另一端与第一内核的时钟输入端连接；所述第二连接线一端与时钟模块的输出端连接，另一端通过反相器与第二内核的时钟输入端连接。

4.根据权利要求1所述的多核异相处理的系统级芯片，其特征在于，所述延迟连接模块用于将所述时钟模块输出的时钟信号，在时钟偏移补偿和/或PVT补偿的基础上，以不同相位传输至各内核；

所述时钟偏移补偿是指时钟信号到达各内核所用时间的差异的补偿；

所述PVT补偿是指功率、电压以及温度对时钟信号传输造成的偏移的补偿。

5.一种集成电路，其特征在于，包括板载电压调节器、电源传递网络以及如权利要求1至4中任一项所述的多核异相处理的系统级芯片；

所述板载电压调节器经电源传递网络为所述多核异相处理的系统级芯片供电；

所述电源传递网络包括至少两个传递层，每个所述传递层上均设置有用于过滤电涌的去耦电容。

Images