CN213582080U - 异构多核处理器的时钟模块和异构多核处理系统 - Google Patents

Abstract

本实用新型公开了一种异构多核处理器的时钟模块和异构多核处理系统，包括多个第一IP时钟域，第二IP时钟域；其中，第一IP时钟域和第二IP时钟域均包括锁相环单元、第一分频器、第一时钟门控单元和第一时钟切换单元，第一分频器和第一时钟门控单元串联连接后的第一端与锁相环单元的连接，第一分频器和第一时钟门控单元串联后的第二端与第一时钟切换单元连接，第一时钟切换单元用于输出相应的时钟信号或者通过至少一个第二分频器输出相应的时钟信号。第一IP时钟域和第二IP时钟域提供相应的时钟信号，满足高速IP和低速IP的时钟信号需求，第一分频器和第二分频器可对时钟信号进行分频或升降频，当高速IP和低速IP闲置时，可实现降频运行，以降低功耗。

Description

异构多核处理器的时钟模块和异构多核处理系统

技术领域

本实用新型涉及多核系统技术领域，特别涉及一种异构多核处理器的时钟模块和异构多核处理系统。

背景技术

人工智能将推动新一轮计算革命，其中深度学习需要海量数据并行运算，传统计算架构无法支撑深度学习的大规模并行计算需求。为了拓展单芯片的功能性，往往采取异构多核的体系架构。现有部分异构多核人工智能芯片实现了ARM (Advanced RISCMachines，进阶精简指令集机器)处理器与SPARC(Scalable Processor ARChitecture，可扩充处理器架构)处理器同在一片芯片上的结构，在该芯片中存在许多高速IP(Intellectual Property core，知识产权核)和低速IP，为了满足不同速率IP的时钟需求，需要设计一种低功耗的时钟模块。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出一种异构多核处理器的时钟模块和异构多核处理系统，能够满足不同IP 的工作频率和升降频的需求。

第一方面，根据本实用新型实施例的异构多核处理器的时钟模块，包括多个第一IP时钟域，分别用于输出相应的第一时钟信号；第二IP时钟域，用于输出至少一个第二时钟信号，所述第二时钟信号的频率低于所述第一时钟信号；其中，所述第一IP时钟域和所述第二IP时钟域均包括锁相环单元、第一分频器、第一时钟门控单元和第一时钟切换单元，所述锁相环单元的输入端用于接收第一外部时钟信号，所述第一分频器和所述第一时钟门控单元串联连接后的第一端与所述锁相环单元的输出端连接，所述第一分频器和所述第一时钟门控单元串联后的第二端与所述时钟切换单元的第一输入端连接，所述第一时钟切换单元的第二输入端用于接收所述第一外部时钟信号，所述第一时钟切换单元的输出端用于输出相应的时钟信号或者通过至少一个第二分频器输出相应的时钟信号。

根据本实用新型的一些实施例，所述第一IP时钟域为ARM时钟域、SPARC 时钟域、AI(人工智能)时钟域、多媒体时钟域、RapidIO(接口类型的一种) 时钟域、摄像头连接时钟域或以太网时钟域。

根据本实用新型的一些实施例，在所述ARM时钟域中，所述第二分频器的数量为三个，三个所述第二分频器分别用于10分频、4分频和2分频。

根据本实用新型的一些实施例，在所述第二IP时钟域中，所述第二分频器还连接有第二时钟门控单元。

根据本实用新型的一些实施例，所述第二时钟门控单元还连接有第二时钟切换单元，并连接于所述第二时钟切换单元的第一输入端，所述第二时钟切换单元的第二输入端与所述第一时钟切换单元的输出端连接，所述第二时钟切换单元的输出端用于输出相应的所述第一时钟信号。

根据本实用新型的一些实施例，异构多核处理器的时钟模块还包括实时时钟域，所述实时时钟域包括片内振荡器和RTC单元，所述片内振荡器的输入端用于接收第二外部时钟信号，所述片内振荡器的输出端与所述RTC单元连接。

第二方面，根据本实用新型实施例的异构多核处理系统，包括上述的异构多核处理器的时钟模块以及多个IP，每个IP的时钟信号端与对应的IP时钟域连接。

根据本实用新型实施例的一个或多个技术方案，至少具有如下有益效果：

第一IP时钟域和第二IP时钟域分别为高速IP和低速IP提供相应的时钟信号，满足高速IP和低速IP的时钟信号需求，第一分频器和第二分频器可以对相应的时钟信号进行分频或升降频，当高速IP和低速IP闲置时，可实现降频运行，以降低功耗。

本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本实用新型实施例的异构多核处理器的时钟模块的原理图之一；

图2为本实用新型实施例的异构多核处理器的时钟模块的原理图之一。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。

在本实用新型的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本实用新型的描述中，除非另有明确的限定，设置、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本实用新型中的具体含义。

请参照图1，本实施例公开了一种异构多核处理器的时钟模块，包括第一IP 时钟域100和第二IP时钟域200，第一IP时钟域100的数量为多个，多个第一 IP时钟域100分别用于输出相应的第一时钟信号，不同的第一时钟信号用作相应的高速IP的工作时钟，本实施例的高速IP包括ARM处理器IP、SPARC处理器IP、AI处理器IP、多媒体(Multimedia)处理器IP、RapidIO接口控制器、摄像头连接(Camera Link)控制器和以太网(Ethernet)控制器；第二IP时钟域 200用于输出至少一个第二时钟信号，第二时钟信号的频率低于第一时钟信号，第二时钟信号用作相应的低速IP的工作时钟，具体的，本实施例的第二时钟信号用作AHB(Advanced High performance Bus，高级高性能总线)、APB(Advanced PeripheralBus，外围总线)、扩展总线(External Bus)和Nand Flash(闪存的一种)控制器的时钟信号。

其中，第一IP时钟域100和第二IP时钟域200均包括锁相环单元110、第一分频器120、第一时钟门控单元130和第一时钟切换单元140，锁相环单元110 的输入端用于接收第一外部时钟信号，第一分频器120和第一时钟门控单元130 串联连接后的第一端与锁相环单元110的输出端连接，第一分频器120和第一时钟门控单元130串联后的第二端与第一时钟切换单元140的第一输入端连接，第一时钟切换单元140的第二输入端用于接收第一外部时钟信号，第一时钟切换单元140的输出端用于输出相应的时钟信号或者通过至少一个第二分频器150输出相应的时钟信号。

本实施例中，不同的第一IP时钟域100分别为高速IP提供时钟信号，可以满足不同高速IP的工作频率需求，第二IP时钟域200为低速IP提供时钟信号，实现高速IP和低速IP的时钟信号分离，有利于降不同时钟域的占用面积和实现难度，第一分频器120和第二分频器150可以对相应的时钟信号进行分频或升降频，当高速IP和低速IP闲置时，可实现降频运行，以降低功耗。

请参照图2，第一IP时钟域100为ARM时钟域101、SPARC时钟域102、 AI时钟域103、多媒体(Multimedia)时钟域104、RapidIO时钟域105、摄像头连接(Camera Link)时钟域106或以太网时钟域107，可以满足不同IP的时钟需求。

请参照图2，在ARM时钟域101中，锁相环PLL_ARM用于接收第一外部时钟信号，并将经过鉴相、滤波和压控振荡处理后时钟信号送到分频器DIV/n 进行分频，分频器DIV/n可根据实际应用需求配置为n分频(n为正整数)，分频器DIV/n将分频后的时钟信号送到clockswitch单元(时钟切换)，其中，分频器DIV/n和clock switch单元之间还设置有CG(ClockGating，时钟门控)单元，CG单元用于控制通路的开关，clock switch单元的第一输入端与CG单元连接，clock switch单元的第二输入端用于接收第一外部时钟信号，可以在两个不同的时钟信号之间切换，clock switch单元的输出端连接有三个第二分频器150，三个第二分频器150分别为分频器DIV/10、分频器DIV/4和分频器DIV/2，三个第二分频器150分别用于10分频、4分频和2分频，其中，clock switch单元的输出端用于为ARM处理器IP提供核心时钟信号Clock_ARM_core，分频器 DIV/10为ARM处理器器IP提供片内低速设备时钟信号Clock_ARM_peripheral，分频器DIV/2为ARM处理器IP提供AXI总线的时钟信号Clock_AXI_bus1，分频器DIV/4为ARM处理器IP提供AXI总线的时钟信号Clock_AXI_bus2。

本实施例中，SPARC时钟域102、AI时钟域103、多媒体104时钟域、RapidIO 时钟域105和摄像头连接时钟域106的结构类似，以SPARC时钟域102为例进行说明，在SPARC时钟域102中，锁相环PLL_SPARC的输入端用于接收第一外部时钟信号，并将经过处理后的时钟信号送到分频器DIV/n进行分频，分频后的信号经过CG单元送到clock switch单元的第一输入端，clock switch单元的第二输入端用于接收第一外部时钟信号，clock switch单元用于为SPARC处理器IP 提供时钟信号Clock_SAPRC_core，clock switch单元可根据SPARC处理器IP的工作状态，例如繁忙和空闲来进行切换，以输出不同的时钟信号，从而满足IP 的工作时钟需求以及在闲置时进行降频运行以降低功耗。

同理，在以太网时钟域107中，clock switch单元用于为以太网控制器提供时钟信号Clock_ethernet_PHY，以及通过分频器DIV/n2提供时钟信号 Clock_ethernet_ctrl。

在第二IP时钟域200中，锁相环PLL_peripheral的输入端用于接收第一外部时钟信号，经过锁相环PLL_peripheral处理后的时钟信号通过CG1Clock Gating，时钟门控单元传输到分频器DIV/n1进行分频，分频后的时钟信号输入至clock switch1(时钟切换)单元，clock swtich1单元为AHB总线提供时钟信号Clock_AXI8_AHB，clock swtich1单元还连接有多个第二分频器150，多个第二分频器150分别为分频器DIV/2、分频器DIV/4分频器DIV/8和分频器DIV/n2，分频器DIV/n2的输出端还连接有第二时钟门控单元210，其中第二时钟门控单元210包括CG2单元和CG3单元。

第二时钟门控单元210还连接有第二时钟切换单元220，并连接于第二时钟切换单元220的第一输入端，第二时钟切换单元220的第二输入端与第一时钟切换单元140的输出端连接，第二时钟切换单元220的输出端用于输出相应的第一时钟信号，本实施例中，第二时钟切换单元220包括clock switch2单元，clock switch2单元用于为Nand Flash控制器提供时钟信号Clock_Nand_Flash。

异构多核处理器的时钟模块还包括实时时钟域300，实时时钟域300包括片内振荡器310和RTC(Real-Time Clock，实时时钟)单元320，片内振荡器310 的输入端用于接收第二外部时钟信号，片内振荡器310的输出端与RTC单元320 连接。第二外部时钟信号可由片外晶振提供，片内振荡器310接收第二外部时钟信号后将频率为32KHz的时钟信号提供给RTC单元320，可以随时唤醒处于待机状态的处理器。

本实用新型实施例还公开一种异构多核处理系统，包括上述的异构多核处理器的时钟模块以及多个IP，每个IP的时钟信号端与对应的IP时钟域连接。

第一IP时钟域100和第二IP时钟域200分别为高速IP和低速IP提供相应的时钟信号，满足高速IP和低速IP的时钟信号需求，第一分频器120和第二分频器150可以对相应的时钟信号进行分频或升降频，当高速IP和低速IP闲置时，可实现降频运行，以降低功耗。

上面结合附图对本实用新型实施例作了详细说明，但是本实用新型不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。

Claims (7)

1.一种异构多核处理器的时钟模块，其特征在于，包括：

多个第一IP时钟域(100)，分别用于输出相应的第一时钟信号；

第二IP时钟域(200)，用于输出至少一个第二时钟信号，所述第二时钟信号的频率低于所述第一时钟信号；

其中，所述第一IP时钟域(100)和所述第二IP时钟域(200)均包括锁相环单元(110)、第一分频器(120)、第一时钟门控单元(130)和第一时钟切换单元(140)，所述锁相环单元(110)的输入端用于接收第一外部时钟信号，所述第一分频器(120)和所述第一时钟门控单元(130)串联连接后的第一端与所述锁相环单元(110)的输出端连接，所述第一分频器(120)和所述第一时钟门控单元(130)串联后的第二端与所述第一时钟切换单元(140)的第一输入端连接，所述第一时钟切换单元(140)的第二输入端用于接收所述第一外部时钟信号，所述第一时钟切换单元(140)的输出端用于输出相应的时钟信号或者通过至少一个第二分频器(150)输出相应的时钟信号。

2.根据权利要求1所述的异构多核处理器的时钟模块，其特征在于，所述第一IP时钟域(100)为ARM时钟域(101)、SPARC时钟域(102)、AI时钟域(103)、多媒体时钟域(104)、RapidIO时钟域(105)、摄像头连接时钟域(106)或以太网时钟域(107)。

3.根据权利要求2所述的异构多核处理器的时钟模块，其特征在于，在所述ARM时钟域(101)中，所述第二分频器(150)的数量为三个，三个所述第二分频器(150)分别用于10分频、4分频和2分频。

4.根据权利要求1所述的异构多核处理器的时钟模块，其特征在于，在所述第二IP时钟域(200)中，所述第二分频器(150)还连接有第二时钟门控单元(210)。

5.根据权利要求4所述的异构多核处理器的时钟模块，其特征在于，所述第二时钟门控单元(210)还连接有第二时钟切换单元(220)，并连接于所述第二时钟切换单元(220)的第一输入端，所述第二时钟切换单元(220)的第二输入端与所述第一时钟切换单元(140)的输出端连接，所述第二时钟切换单元(220)的输出端用于输出相应的所述第一时钟信号。

6.根据权利要求1所述的异构多核处理器的时钟模块，其特征在于，还包括实时时钟域(300)，所述实时时钟域(300)包括片内振荡器(310)和RTC单元(320)，所述片内振荡器(310)的输入端用于接收第二外部时钟信号，所述片内振荡器(310)的输出端与所述RTC单元(320)连接。

7.一种异构多核处理系统，其特征在于，包括权利要求1至6任意一项所述的异构多核处理器的时钟模块以及多个IP，每个IP的时钟信号端与对应的IP时钟域连接。

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