CN103235769B - 一种高速1553总线协议处理器 - Google Patents

Abstract

本发明公开了一种高速1553总线协议处理器，包括时钟与复位管理单元、双曼彻斯特II型编译码器单元、多协议处理核、存储管理单元、寄存器文件及中断管理单元、主机接口单元以及双端口纠检错存储器单元。所提供的1553总线协议处理器可靠性高、CPU访问效率高、功耗低、易于实现，能够在不显著提高芯片物理实现难度的前提下，可靠的实现1Mbps到10Mbps的1553总线通讯速率。

Description

一种高速1553总线协议处理器

技术领域

本发明属于计算机通信领域，涉及一种高速1553总线协议处理器。

背景技术

1553总线从美国军方1973年公布MIL-STD-1553以来，经过不断发展，直到1986年美国军方公布MIL-STD-1553B通告2为止，形成了完善的数字式时分制指令/响应式复用数据总线协议。目前，1553B总线在世界范围内的军事和民用领域均获得了广泛的应用，甚至被美国军方认为是可能永远都不会消失的总线。

近年来，随着航空航天及武器电子系统总体性能需求的不断提升，在国外掀起了高速1553总线技术研究的高潮，其目标是在现有1553B线缆基础上突破传统1553B总线协议规定的1Mbps的总线通讯速率，解决部分系统应用中1553B总线带宽不够的问题。以美国DDC公司的Turbo1553技术为代表的国外高速1553在现有1553B总线构架不变的前提下将1553B总线的通讯速率从1Mbps提高到5Mbps，但在国内还未发现其产品的详细说明。

国内，1553总线技术在航空航天及国防军事领域中获得了大量的应用，但高可靠、高性能的1553总线核心器件仍然依赖进口。研制具有自主知识产权的高速1553协议处理器芯片，可填补国内技术空白，为我国航空航天、国防军事领域及民用领域高性能电子系统的开发提供新的途径和有力的技术支持。

发明内容

本发明解决的问题在于提供一种高速1553总线协议处理器，在不显著提高物理实现难度的前提下，可靠的实现1Mbps到10Mbps的1553总线通讯速率。

本发明是通过以下技术方案来实现：

一种高速1553总线协议处理器，包括以下模块：

主机接口模块，分别与寄存器文件及中断管理单元、纠检错双端口存储器相连接，处理主机与处理器内的寄存器、存储器之间的数据转换；

纠检错双端口存储器，分别与存储管理单元、寄存器文件及中断管理单元相连接；包括两个纠检错编解码模块，其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码；

存储管理单元，分别与多协议处理核、寄存器文件及中断管理单元相连接；从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；还将多协议处理核转交的总线数据写入纠检错双端口存储器；

多协议处理核，通过存储管理单元与纠检错双端口存储器电性连接，还分别与双曼彻斯特II型编译码器单元、寄存器文件及中断管理单元相连接，包括总线控制器处理核、远置终端处理核和总线监视器处理核，以总线控制器模式、远置终端模式或总线监视器模式处理总线终端协议；

双曼彻斯特II型编译码器单元，将来自多协议处理核的数据按照总线协议的规定转化为串行数据送给总线发送器；

寄存器文件及中断管理单元，包括多个寄存器和中断管理模块，寄存器寄存发送来的信息，中断管理模块接收中断请求，并产生中断请求信号；

时钟与复位管理单元，为时钟和复位信号的管理模块，分别与其他模块电性连接，接收用户系统发送复位、时钟及时钟模式信号，向各模块提供时钟信号和复位信号。

所述的时钟与复位管理单元包括：

锁相环，将用户系统输入的时钟信号固定倍频后输出；

时钟切换模块，接收锁相环和时钟信号CLK，在时钟模式信号控制下其输出在锁相环输出与时钟信号CLK之间切换；

分频电路，对时钟切换电路的输出时钟进行二分频；

门控时钟生成与分配电路，接收以下时钟信号：1）时钟切换模块的输出；2）分频电路输出的时钟切换模块的二分频信号；3）时钟信号CLK；在外部时钟模式信号及时钟使能信号的控制下，根据接收的时钟信号通过组合逻辑产生驱动不同的模块的时钟信号后输出；

复位管理模块，将软件复位信号SW_RSTn与外部复位信号HW_RSTn同步后输出。

所述的门控时钟生成与分配电路在外部时钟模式信号HOST_LF和PLL_BP，时钟使能信号BC_En、RT_En和MT_En的控制下，根据接收的时钟信号通过组合逻辑产生TXRX_CLK、BC_CLK、RT_CLK、MT_CLK和HOST_CLK时钟后输出；其中，TXRX_CLK时钟和HOST_CLK时钟为非门控时钟，一直有效；BC_CLK、RT_CLK和MT_CLK为门控时钟，只有在BC_En、RT_En、MT_En使能时，才产生有效的时钟，否则不输出有效时钟。

所述的双曼彻斯特II型编译码器单元包含互为冗余的A、B两路曼彻斯特II型编码器、两路曼彻斯特II型解码器和两路故障防护单元，该模块工作时钟为TXRX_CLK；

曼彻斯特II型编码器单元在多协议处理核的控制下将来自多协议处理核的16位高速1553总线并行数据按照总线协议的规定转化为20位的串行数据送给总线发送器；

曼彻斯特II型解码器将收到的1553总线信号先用TXRX_CLK时钟进行采样，采样后的信号通过数字滤波将可能的干扰脉冲滤除后送给译码逻辑进行译码；译码逻辑对1553总线的20位串行数据进行分析，将串行数据转换为16位并行数据，并对字的类型、数据格式、字连续性和总线状态进行检测；

故障防护单元对相应的曼彻斯特II型编码器的发送信号进行检测，当曼彻斯特II型编码器持续发送时间超过规定的传输时间时，故障防护单元产生有效的发送器关闭信号，禁止曼彻斯特II型编码器发送。

所述的多协议处理核包括总线控制器处理核、远置终端处理核和总线监视器处理核；总线控制器处理核、远置终端处理核和总线监视器处理核只有一个处于工作状态，分别实现总线控制器模式、远置终端模式或总线监视器模式下高速1553终端协议的处理；总线控制器处理核、远置终端处理核或总线监视器处理核的工作时钟分别是BC_CLK、RT_CLK和MT_CLK。

所述存储管理单元在多协议处理核输出状态信号的控制下，从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；或将多协议处理核转交的1553总线数据写入纠检错双端口存储器。

所述的纠检错双端口存储器包括多个IP及两个纠检错编解码模块；其中，IP超过2/3的存储单元存储有效数据，其余的存储单元存储纠检错校验位；两个纠检错编解码模块的其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码。

所述的寄存器文件及中断管理单元包含时间寄存器、命令寄存器、中断屏蔽寄存器、中断状态寄存器、消息间隔寄存器、帧时寄存器、配置寄存器和中断管理模块；中断管理模块接收来自曼彻斯特II型编译码器单元、纠检错双端口存储器和多协议处理核的中断请求，在中断屏蔽寄存器的控制下产生有效地中断请求信号，并将中断事件标记在中断状态寄存器中。

所述的主机接口模块的工作时钟为HOST_CLK时钟，在用户系统提供的配置信号的控制下，主机接口模块可选择16位或8位数据宽度模式；

CPU通过主机接口模块所设立的独立端口访问存储器和寄存器，主机接口逻辑能够在确定的时间内完成一次读操作或写操作。

若用户使用总线控制器模式，用户通过主机接口模块向寄存器文件及中断管理单元中的命令寄存器写入软件复位命令进行复位，并将协议处理器内部的配置寄存器配置为总线控制器模式，再将需要发送的数据写入多协议处理核中的存储器内并发送启动命令，多协议处理核就会将存储器中的发送数据取出并控制双MII编解码器中的编码器将数据按照1553总线协议规定的字格式及消息格式发送给总线上的其它终端；其它终端发送的数据被双MII编解码器解码后通过多协议处理核及存储管理单元存入到纠检错双端口存储器中，多协议处理核完成消息处理后以中断或状态反馈的方式通知用户读取数据；

若用户使用远置终端模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为远置终端模式，总线上BC发送的命令和数据字被双MII编解码器解码后通过多协议处理核及存储管理单元存入到协议处理器的纠检错双端口存储器中，并对BC命令作出响应，多协议处理核对BC命令完成响应后以中断或状态反馈的方式通知用户；

若用户使用总线监视器模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为总线监视器模式并初始化内部存储器选择需要监视的消息；用户配置完成后，总线上出现的命令字、状态字和数据字被双MII编解码器解码后通过多协议处理核恢复成完整的1553总线消息格式并存入到纠检错双端口存储器中；每条消息存储完成后，协议处理器以中断或状态反馈的方式通知用户。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供的高速1553总线协议处理器，采用全同步设计，保证了电路的可靠性。通过采用主机接口模块与多协议处理核之间设置同步存储器（包括存储管理单元及纠检错双端口存储器，以进行数据交换和缓存）、利用时钟与复位管理单元生成具有确定相位关系的时钟等全同步的设计方法，使得处理器系统的所有逻辑具有确定的定时关系，获得了现代集成电路设计工具的全流程支持，保证了电路的可靠性。

本发明提供的高速1553总线协议处理器，具有有高效的CPU接口。采用同步双端口存储器，使得协议处理逻辑和CPU接口具有各自独立的存储器访问接口，避免了协议处理逻辑和CPU同时访问存储器时造成的CPU访问需要插入不确定的等待时间的缺陷，使得CPU对1553协议处理器芯片片上系统的访问具有时间确定、效率高的优点。

本发明提供的高速1553总线协议处理器，依据所处理的1553终端模式（BC、RT和MT）的不同，采用门控时钟的方法，对有关协议处理逻辑的时钟进行开关控制，关闭处理器（芯片）中暂时不使用的有关逻辑的时钟，极大的降低了系统的功耗。

本发明提供的高速1553总线协议处理器，易于实现。将1553协议处理器为高速时钟频率逻辑（双MII型编译码器）和低速时钟频率逻辑（其余模块）两个部分，既保证了对高速1553总线信号的可靠解码，又降低了对芯片工作速度的要求，使得高速1553总线处理芯片片上系统易于实现。

本发明提供的高速1553总线协议处理器，成本低廉，体积小；采用SOC（SystemOnChip，片上系统）技术，减少了外围器件，减少了系统的体积，极大的降低了应用系统的开发成本。能够在不显著提高芯片物理实现难度的前提下，可靠的实现1Mbps到10Mbps的1553总线通讯速率。

附图说明

图1为本发明所提供的高速1553总线协议处理芯片系统结构示意图；

图2为本发明中的时钟与复位管理单元实施电路原理简图；

图3为本发明中的双曼II码编解码器的实现原理图；

图4为多协议处理核实现原理图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

参见图1，一种高速1553总线协议处理器，其内部主要包含七个模块（部分）：

主机接口模块，分别与寄存器文件及中断管理单元、纠检错双端口存储器相连接，处理主机与处理器内的寄存器、存储器之间的数据转换；

纠检错双端口存储器，分别与存储管理单元、寄存器文件及中断管理单元相连接；包括两个纠检错编解码模块，其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码；

存储管理单元，分别与多协议处理核、寄存器文件及中断管理单元相连接；从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；还将多协议处理核转交的总线数据写入纠检错双端口存储器；

多协议处理核，通过存储管理单元与纠检错双端口存储器电性连接，还分别与双曼彻斯特II型编译码器单元、寄存器文件及中断管理单元相连接，包括总线控制器处理核、远置终端处理核和总线监视器处理核，以总线控制器模式、远置终端模式或总线监视器模式处理总线终端协议；

双曼彻斯特II型编译码器单元，与多协议处理核相连，将来自多协议处理核的数据按照总线协议的规定转化为串行数据送给总线发送器；

寄存器文件及中断管理单元，包括多个寄存器和中断管理模块，寄存器寄存发送来的信息，中断管理模块接收中断请求，并产生中断请求信号；

时钟与复位管理单元，为时钟和复位信号的管理模块，分别与其他模块电性连接，接收用户系统发送复位、时钟及时钟模式信号，向各模块提供时钟信号和复位信号。

如图2所示，时钟与复位管理单元是整个芯片的时钟和复位信号的管理模块，包括锁相环（PLL）、时钟切换模块、分频电路、门控时钟生成与分配电路、复位管理模块；

PLL实现系统输入的时钟信号CLK的固定四倍频，PLL的输入时钟频率范围为（12～30）MHz，可实现频率为（48～120）MHz的时钟输出；

时钟切换模块在时钟模式配置信号控制下实现输出时钟在PLL输出时钟与时钟信号CLK之间的可靠切换，保证在任何情况下输出时钟的高电平的占空比满足电路运行要求；

分频电路对时钟切换电路的输出时钟进行二分频，产生低频率的时钟；

门控时钟生成与分配电路接收以下时钟信号：1）时钟切换模块的输出；2）分频电路输出的时钟切换模块的二分频信号；3）时钟信号CLK；

门控时钟生成与分配电路在外部时钟模式信号（HOST_LF和PLL_BP）及时钟使能信号（BC_En、RT_En、MT_En）的控制下，根据接收的时钟信号通过组合逻辑产生TXRX_CLK、BC_CLK、RT_CLK、MT_CLK和HOST_CLK等时钟后输出，不同的时钟驱动不同的模块；其中，TXRX_CLK时钟和HOST_CLK时钟为非门控时钟，一直有效；BC_CLK、RT_CLK和MT_CLK为门控时钟，只有在BC_En、RT_En、MT_En使能时，才产生有效的时钟，否则不输出有效时钟。

依据HOST_LF和PLL_BP的不同配置，整个处理器具有外部时钟直通模式、时钟倍频直通模式、时钟倍频分频模式等三种时钟模式；

复位管理模块将软件复位（SW_RSTn）与外部复位（HW_RSTn）同步后输出到其它模块。

如图3所示，双曼彻斯特II型编译码器单元包含互为冗余的A、B两路曼彻斯特II型编码器、两路曼彻斯特II型解码器和两路故障防护单元。该模块工作时钟为TXRX_CLK，频率最高可达120MHz，可对10Mbps的高速1553信号可靠地进行编码和解码。

曼彻斯特II型解码器将收到的高速1553总线信号先用TXRX_CLK时钟进行采样，采样后的信号通过数字滤波将可能的干扰脉冲滤除后送给译码逻辑进行译码；译码逻辑对1553总线的20位串行数据进行分析，将串行数据转换为16位并行数据，并对字的类型、数据格式、字连续性和总线状态进行检测；解码器可在多协议处理核的控制下对编码器的输出进行离线环回测试。

曼彻斯特II型编码器单元在多协议处理核的控制下将来自多协议处理核的16位高速1553并行数据按照总线协议的规定转化为20位的串行数据送给总线发送器。

故障防护单元的核心为一宽度为14位的定时器；每一路故障防护单元对相应的曼彻斯特II型编码器的发送信号进行检测，当曼彻斯特II型编码器持续发送时间超过34个1553字的传输时间时，故障防护单元产生有效的发送器关闭信号，禁止编码器发送。

参见图4，多协议处理核由总线控制器（BC）处理核、远置终端（RT）处理核和总线监视器（MT）处理核、RT响应超时管理单元和数据字超时管理单元组成。

任何时候，总线控制器处理核、远置终端处理核和总线监视器处理核只有一个处于工作状态，分别实现总线控制器模式、远置终端模式和总线监视器模式下高速1553终端协议的处理；总线控制器处理核、远置终端处理核和总线监视器处理核由有限状态机实现，其工作时钟分别是BC_CLK、RT_CLK和MT_CLK，最高可运行于60MHz的工作频率，实现10Mbps总线通讯速率的协议处理。

存储管理单元在多协议处理核输出状态信号的控制下负责从纠检错双端口存储器读取主机的配置信息并送给多协议处理核或将多协议处理核转交的1553总线数据写入纠检错双端口存储器。

纠检错双端口存储器由4片1k×22位的IP及两个纠检错编解码模块组成，其中，IP的1k×16位存储单元存储有效数据，1k×6位存储单元存储纠检错校验位；两个纠检错编解码模块的其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码。

寄存器文件及中断管理单元包含时间寄存器、命令寄存器、中断屏蔽寄存器、中断状态寄存器、消息间隔寄存器、帧时寄存器、5个配置寄存器和一个中断管理模块；中断管理模块接收来自双曼II码编解码器模块、纠检错双端口存储器和多协议处理核的中断请求，在中断屏蔽寄存器的控制下产生有效地中断请求信号，并将中断事件标记在中断状态寄存器中。

主机接口模块负责CPU与协议处理芯片内部寄存器及存储器之间的控制和数据转换，其工作时钟为HOST_CLK时钟。在用户系统提供的配置信号的控制下，主机接口模块可选择16位或8位数据宽度模式。因为CPU访问片上存储器和寄存器有独立的端口，所以，主机接口逻辑可以在确定的时间内完成一次读操作或写操作，而不必插入有限的等待时间。

用户依据系统使用的1553总线速率（1Mbps～10Mbps）不同，选取相适应的时钟及时钟模式配置（总线速率为10Mbps时，CLK频率为30MHz，PLL_BP接高电平，HOST_LF接高电平；总线速率为1Mbps时，CLK频率为16MHz，PLL_BP接低电平，HOST_LF接低电平）；处理器上电以后，用户系统先在HW_RSTn上产生一个低脉冲对处理器所有逻辑进行复位。

如果用户使用总线控制器（BC）模式，用户通过主机接口模块向命令寄存器写入软件复位命令（对处理器内部逻辑进行复位），然后将协议处理器内部的配置寄存器配置为BC模式，再将需要发送的数据写入协议处理器中的存储器内并发送启动命令，多协议处理核就会将存储器中的发送数据取出并控制双MII编解码器中的编码器将数据按照1553总线协议规定的字格式及消息格式发送给总线上的其它终端；其它终端发送的数据被双MII编解码器解码后通过多协议处理核及存储管理单元存入到协议处理器的纠检错双端口存储器中，多协议处理核完成消息处理后以中断或状态反馈（内部寄存器的特定位置位）的方式通知用户读取数据。

如果用户使用远置终端（RT）模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为RT模式，总线上BC发送的命令和数据字被双MII编解码器解码后通过多协议处理核及存储管理单元存入到协议处理器的纠检错双端口存储器中，并对BC命令作出响应（多协议处理核通过MII码编码器发送状态字和数据字），多协议处理核对BC命令完成响应后以中断或状态反馈（内部寄存器的特定位置位）的方式通知用户。

如果用户使用总线监视器（MT）模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为MT模式并初始化内部存储器选择需要监视的消息。用户配置完成后，总线上出现的命令字、状态字和数据字均会被双MII编解码器解码后通过多协议处理核恢复成完整的1553总线消息格式并存入到协议处理器的纠检错双端口存储器中。每条消息存储完成后，协议处理器以中断或状态反馈（内部寄存器的特定位置位）的方式通知用户。

将上述处理器与LRT1567型1553B总线收发器连接，在1Mbps总线速率下实现了32个总线节点的通信；与高速1553总线收发器连接，在10Mbps总线速率下实现了16个总线节点的通信。

Claims (9)

1.一种高速1553总线协议处理器，其特征在于，包括以下模块：

主机接口模块，分别与寄存器文件及中断管理单元、纠检错双端口存储器相连接，处理主机与处理器内的寄存器、存储器之间的数据转换；

纠检错双端口存储器，分别与存储管理单元、寄存器文件及中断管理单元相连接；包括两个纠检错编解码模块，其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码；

存储管理单元，分别与多协议处理核、寄存器文件及中断管理单元相连接；从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；还将多协议处理核转交的总线数据写入纠检错双端口存储器；

多协议处理核，通过存储管理单元与纠检错双端口存储器电性连接，还分别与双曼彻斯特II型编译码器单元、寄存器文件及中断管理单元相连接，包括总线控制器处理核、远置终端处理核和总线监视器处理核，以总线控制器模式、远置终端模式或总线监视器模式处理总线终端协议；

双曼彻斯特II型编译码器单元，将来自多协议处理核的数据按照总线协议的规定转化为串行数据送给总线发送器；

寄存器文件及中断管理单元，包括多个寄存器和中断管理模块，寄存器寄存发送来的信息，中断管理模块接收中断请求，并产生中断请求信号；

时钟与复位管理单元，为时钟和复位信号的管理模块，分别与其他模块电性连接，接收用户系统发送复位、时钟及时钟模式信号，向各模块提供时钟信号和复位信号；

所述的时钟与复位管理单元包括：

锁相环，将用户系统输入的时钟信号固定倍频后输出；

时钟切换模块，接收锁相环和时钟信号CLK，在时钟模式信号控制下其输出在锁相环输出信号与时钟信号CLK之间切换；

分频电路，对时钟切换电路的输出时钟进行二分频；

门控时钟生成与分配电路，接收以下时钟信号：1)时钟切换模块的输出；2)分频电路输出的时钟切换模块的二分频信号；3)时钟信号CLK；在外部时钟模式信号及时钟使能信号的控制下，根据接收的时钟信号通过组合逻辑产生驱动不同的模块的时钟信号后输出；

复位管理模块，将软件复位信号SW_RSTn与外部复位信号HW_RSTn同步后输出。

2.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的门控时钟生成与分配电路在外部时钟模式信号HOST_LF和PLL_BP，时钟使能信号BC_En、RT_En和MT_En的控制下，根据接收的时钟信号通过组合逻辑产生TXRX_CLK、BC_CLK、RT_CLK、MT_CLK和HOST_CLK时钟后输出；其中，TXRX_CLK时钟和HOST_CLK时钟为非门控时钟，一直有效；BC_CLK、RT_CLK和MT_CLK为门控时钟，只有在BC_En、RT_En、MT_En使能时，才产生有效的时钟，否则不输出有效时钟。

3.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的双曼彻斯特II型编译码器单元包含互为冗余的A、B两路曼彻斯特II型编码器、两路曼彻斯特II型解码器和两路故障防护单元，该模块工作时钟为TXRX_CLK；

曼彻斯特II型编码器单元在多协议处理核的控制下将来自多协议处理核的16位高速1553总线并行数据按照总线协议的规定转化为20位的串行数据送给总线发送器；

曼彻斯特II型解码器将收到的1553总线信号先用TXRX_CLK时钟进行采样，采样后的信号通过数字滤波将可能的干扰脉冲滤除后送给译码逻辑进行译码；译码逻辑对1553总线的20位串行数据进行分析，将串行数据转换为16位并行数据，并对字的类型、数据格式、字连续性和总线状态进行检测；

故障防护单元对相应的曼彻斯特II型编码器的发送信号进行检测，当曼彻斯特II型编码器持续发送时间超过规定的传输时间时，故障防护单元产生有效的发送器关闭信号，禁止曼彻斯特II型编码器发送。

4.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的多协议处理核包括总线控制器处理核、远置终端处理核和总线监视器处理核；总线控制器处理核、远置终端处理核和总线监视器处理核只有一个处于工作状态，分别实现总线控制器模式、远置终端模式或总线监视器模式下高速1553终端协议的处理；总线控制器处理核、远置终端处理核或总线监视器处理核的工作时钟分别是BC_CLK、RT_CLK和MT_CLK。

5.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述存储管理单元在多协议处理核输出状态信号的控制下，从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；或将多协议处理核转交的1553总线数据写入纠检错双端口存储器。

6.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的纠检错双端口存储器包括多个IP核及两个纠检错编解码模块；其中，IP核超过2/3的存储单元存储有效数据，其余的存储单元存储纠检错校验位；两个纠检错编解码模块的其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码。

7.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的寄存器文件及中断管理单元包含时间寄存器、命令寄存器、中断屏蔽寄存器、中断状态寄存器、消息间隔寄存器、帧时寄存器、配置寄存器和中断管理模块；中断管理模块接收来自曼彻斯特II型编译码器单元、纠检错双端口存储器和多协议处理核的中断请求，在中断屏蔽寄存器的控制下产生有效地中断请求信号，并将中断事件标记在中断状态寄存器中。

8.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的主机接口模块的工作时钟为HOST_CLK时钟，在用户系统提供的配置信号的控制下，主机接口模块可选择16位或8位数据宽度模式；

CPU通过主机接口模块所设立的独立端口访问存储器和寄存器，主机接口逻辑能够在确定的时间内完成一次读操作或写操作。

9.如权利要求1所述的高速1553总线协议处理器，其特征在于，若用户使用总线控制器模式，用户通过主机接口模块向寄存器文件及中断管理单元中的命令寄存器写入软件复位命令进行复位，并将协议处理器内部的配置寄存器配置为总线控制器模式，再将需要发送的数据写入多协议处理核中的存储器内并发送启动命令，多协议处理核就会将存储器中的发送数据取出并控制双曼彻斯特II编解码器中的编码器将数据按照1553总线协议规定的字格式及消息格式发送给总线上的其它终端；其它终端发送的数据被双曼彻斯特II编解码器解码后通过多协议处理核及存储管理单元存入到纠检错双端口存储器中，多协议处理核完成消息处理后以中断或状态反馈的方式通知用户读取数据；

若用户使用远置终端模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为远置终端模式，总线上总线控制器发送的命令和数据字被双曼彻斯特II编解码器解码后通过多协议处理核及存储管理单元存入到协议处理器的纠检错双端口存储器中，并对总线控制器命令作出响应，多协议处理核对总线控制器命令完成响应后以中断或状态反馈的方式通知用户；

若用户使用总线监视器模式，用户通过主机接口模块将协议处理器内部的配置寄存器配置为总线监视器模式并初始化内部存储器选择需要监视的消息；用户配置完成后，总线上出现的命令字、状态字和数据字被双曼彻斯特II编解码器解码后通过多协议处理核恢复成完整的1553总线消息格式并存入到纠检错双端口存储器中；每条消息存储完成后，协议处理器以中断或状态反馈的方式通知用户。