CN113158612A - 一种原型验证平台的电路结构 - Google Patents

Abstract

本发明公开了一种原型验证平台的电路结构，包括FPGA电路、DSP电路、时钟电路、复位电路和电源电路；FPGA电路包括第一FPGA芯片、第二FPGA芯片和SRI0总线交换芯片，所述第一FPGA芯片分别通过第二FPGA芯片和SRI0总线交换芯片与所述DSP电路连接；所述时钟电路、复位电路和电源电路均分别与FPGA电路和DSP电路连接；本设计采用FPGA+DSP架构，选用两片FPGA芯片分别实现信号处理和接口控制功能，降低了芯片验证过程的复杂性；将DSP芯片通过专用的SRI0总线转换芯片与FPGA芯片进行通信连接，提高了芯片验证过程中数据传输的效率。

Description

一种原型验证平台的电路结构

技术领域

本发明属于通用数字处理板设计技术领域，具体涉及一种原型验证平台的电路结构。

背景技术

随着集成电路设计技术的发展，目前已经进入系统芯片设计时代。目前，原型验证是芯片流片前检验芯片与预期应用环境是否契合的必要验证流程，在ASIC芯片的开发过程中，直接流片的成本很高，通常采用的方法是先将逻辑设计进行综合、布局、布线，在FPGA原型验证平台进行验证，而FPGA具有可编程的特点，可以反复修改逻辑设计，直至达到满意的结果，避免多次留言造成的高成本、高风险。开展原型验证前，需要搭建原型验证平台，将ASIC设计改动尽可能小地移植到原型验证平台中，现有的原型验证平台搭建过程中，FPGA原型验证受限于逻辑门数量，无法完整地将大规模ASIC系统移植，所以每一次验证都需要根据待验证的功能，将暂时不需要的硬件模块删除，减小逻辑规模，因此验证过程中需要根据设计进行反复修改，整个过程重复多次，过程繁琐，大大地降低了芯片流片前的验证效率。

实用新型内容

针对现有技术中的上述不足，本实用新型提供的原型验证平台的电路结构解决了现有的原型验证平台进行芯片验证时过程繁琐、验证效率低的问题。

为了达到上述发明目的，本实用新型采用的技术方案为：一种原型验证平台的电路结构，包括FPGA电路、DSP电路、时钟电路、复位电路、电源电路、PMC接口、VPX接口和面板调试接口；

所述FPGA电路包括第一FPGA芯片、第二FPGA芯片和SRI0总线交换芯片，所述第一FPGA芯片分别通过第二FPGA芯片和SRI0总线交换芯片与所述DSP电路连接；所述时钟电路、复位电路和电源电路均分别与FPGA电路和DSP电路连接；

所述PMC接口包括第一PMC接口、第二PMC接口和第三PMC接口，所述VPX接口包括第一VPX接口、第二VPX接口、第三VPS接口、第四VPS接口和第五VPX接口；

所述第一FPGA芯片分别与所述第一PMC接口、第二PMC接口、第三PMC接口、第一VPX接口、第二VPX接口、第三VPS接口和第四VPS接口连接；所述SRI0总线交换芯片分别与第三PMC接口连接、第一VPS接口和第三VPS接口连接，并通过时钟电路与所述第五VPS接口连接；所述第一FPGA芯片、第二FPGA芯片和DSP电路均与所述面板调试接口连接。

进一步地，在所述FPGA电路中：

所述第一FPGA芯片通过LocalBus总线与所述第二FPGA芯片通过连接；所述第一FPGA芯片通过3路SRI0接口与所述SRI0总线交换芯片通信连接；所述第二FPGA芯片通过EMIFA接口与所述DSP电路通信连接；所述SRI0总线交换芯片通过1路SRI0接口与DSP电路连接；所述第一FPGA芯片还分别与4片DDR3和1片NorFlash连接；

所述第一FPGA芯片扩展出10路SRI0接口和4路LVDS接口均与第一FMC接口连接，所述第一FPGA芯片还扩展出10路SRI0接口和4路LVDS接口与第二FMC接口连接，所述第一FPGA芯片扩展出1路SRI0接口和2路LVDS接口与第一FMC接口连接；所述SRI0总线交换芯片扩展出1路SRI0接口与所述第三FMC接口连接；

所述第一FPGA芯片扩展出2路SRI0接口与第一VPS接口连接，所述第一FPGA芯片扩展出4路SRI0接口与第二VPS接口连接，所述第一FPGA芯片扩展出1路SRI0接口与第三VPS接口连接；所述第一FPGA芯片输出的12对LVDS信号输入到第四VPS接口，所述第一FPGA芯片输出的16位LVCMOS信号均分成两组分别输入到第四VPS接口和第三VPS接口，所述第一FPGA接口输出的8对MLVDS信号输入到第四VPS接口；所述SRI0总线交换芯片扩展出2两路SRI0接口与第一VPS接口连接，其扩展出3路SRI0接口与第三VPS接口连接；所述第一FPGA芯片和第二FPGA芯片分别通过一路JTAG接口与面板调试接口连接。

进一步地，所述DSP电路包括DSP芯片；

所述DSP芯片分别与4片DDR3和1片NorFlash连接；所述DSP芯片的UART接口通过RS232接口与面板调试接口连接；所述DSP芯片扩展出2路SGMII接口与所述第四VPS接口连接。

进一步地，所述时钟电路包括时钟选通开关、选通控制器、SRI0时钟源生成PLL、时钟分路器、时钟倍频器、时钟缓冲器、低压差分线性驱动器、25M有源晶振、100M有源晶振和156.25M晶振；其中，时钟分路器包括第一时钟分路器、第二时钟分路器、第三时钟分路器和第四时钟分路器；

所述第五VPS接口的输出端输出25M时钟信号通过低压差分线路驱动器与所述时钟选通开关的第一输入端连接，所述时钟选通开关的第二输入端与25M有源晶振连接，所述时钟选通开关的第三输入端与所述选通控制器的时钟控制端连接，所述时钟选通开关的输出端通过时钟缓冲器分别与所述时钟倍频器的输入端和SRI0时钟源生成PLL的第一输入端连接，所述SRI0时钟源生成PLL的第二输入端与所述选通控制器的时钟信号生成控制端连接，所述时钟倍频器输出的100M时钟信号通过第一时钟分类器输出6路100M时钟信号，其中4路输入至DSP芯片，剩余2路输入至第一FPGA芯片；所述SRI0时钟源生成PLL生成5路156.25M时钟信号，其中2路输入至DSP芯片，剩余3路分别输入第二时钟分路器、第三时钟分路器和第四时钟分路器，所述第二时钟分路器和第三时钟分路器均输出6路156.25M时钟信号输入至第一FPGA芯片，所述第四时钟分路器输出4路156.25M时钟信号输出至第一FPGA芯片；

所述100M有源晶振作为第一FPGA芯片的系统时钟，所述156.25M有源晶振DSP电路的系统时钟。

进一步地，所述复位电路包括复位芯片；

所述第五VPS接口的输出端输出的系统复位信号和复位芯片输出的本地复位信号均通过选通控制器分别与DSP芯片、第一FPGA芯片和第二FPGA芯片的信号复位接口连接。

进一步地，所述电源电路包括12V电源、3.3V电源、第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

所述3.3V电源通过第五VPS接口与选通控制器的电源端连接；

所述12V电源通过第五VPS接口分别与第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

所述第一DC-DC器件输出0.85V/74A的信号至FPGA电路中的对应电源接口；所述第二DC-DC器件输出两路1.0V/10A的信号至DSP电路中的对应电源接口；所述第三DC-DC器件输出一路0.9V/3.1A的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至DSP电路中的对应电源接口；所述第四DC-DC器件输出一路1.8V/3.8A信号至FPGA器件中的对应电源接口，输出一路1.2V/1.5A的信号至DSP电路中的对应电源接口，输出一路1.2V/3.3A的信号至FPGA电路中的对应电源接口，输出一路1.2V/6.6A的信号至FPGA电路中的对应电源接口，输出一路1.0V/3.3A的信号至DSP电路中的对应电源接口；所述第五DC-DC器件输出一路3.3V信号至面板调试接口。

进一步地，所述第五DC-DC器件的型号为LTM4622AIY#PBF；所述第四DC-DC器件和第三DC-DC器件的型号均为LTM4633IY#PBF；所述第二DC-DC器件的型号为LTM4630EV#PBF；所述第一DC-DC器件的型号为LTC3861；所述复位芯片的型号为MAX811TEUS+T；所述选通控制器的型号为STM32F103VET6TR；所述低压差分线路驱动器的型号为SN65MLVD2068；所述时钟选通开关的型号为HMC544A；所述SRI0时钟源生成PLL的型号为HMC7044LP108F；所述时钟缓冲器的型号为CY2305C5XI；所述时钟倍频器的型号为CDCSS02PWR；所述时钟分路器的型号为ADCLK9468BCPZ；所述DSP芯片的型号为TMS320C6678；所述第一FPGA芯片的型号为XCVU9P-2FLGB2104；所述第二FPGA芯片的型号为XC6SLX45T-2CSG324。

本实用新型的有益效果为：

本实用新型的提供的原型验证平台的电路结构，采用FPGA+DSP架构设计，选用两片FPGA芯片分别实现信号处理和接口控制功能， 降低了芯片验证过程的复杂性；将DSP芯片通过专用的SRI0总线转换芯片与FPGA芯片进行通信连接，提高了芯片验证过程中数据传输的效率。

附图说明

图1为本实用新型提供的原型验证平台的电路结构框图。

图2为本实用新型提供的FPGA电路结构框图。

图3为本实用新型提供的DSP电路结构框图。

图4为本实用新型提供的时钟电路结构框图。

图5为本实用新型提供的复位电路结构框图。

图6为本实用新型提供的电源电路结构框图。

具体实施方式

下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。

实施例1：

如图1所示，一种原型验证平台的电路结构，包括FPGA电路、DSP电路、时钟电路、复位电路、电源电路、PMC接口、VPX接口和面板调试接口；

FPGA电路包括第一FPGA芯片、第二FPGA芯片和SRI0总线交换芯片，第一FPGA芯片分别通过第二FPGA芯片和SRI0总线交换芯片与DSP电路连接；时钟电路、复位电路和电源电路均分别与FPGA电路和DSP电路连接；

PMC接口包括第一PMC接口、第二PMC接口和第三PMC接口，VPX接口包括第一VPX接口、第二VPX接口、第三VPS接口、第四VPS接口和第五VPX接口；

第一FPGA芯片分别与第一PMC接口、第二PMC接口、第三PMC接口、第一VPX接口、第二VPX接口、第三VPS接口和第四VPS接口连接；SRI0总线交换芯片分别与第三PMC接口连接、第一VPS接口和第三VPS接口连接，并通过时钟电路与第五VPS接口连接；第一FPGA芯片、第二FPGA芯片和DSP电路均与面板调试接口连接。

本实施例中的原型验证平台电路结构按照通用数字处理板的技术要求进行设计，主要有FPGA、DPS、SRI0交换机、时钟单元及电源单元等组成，采用DSP+FPGA架构设计，FPGA和DSP之间通过SRI0总线进行通信连接，提高了芯片验证过程的验证效率等。

如图2所示，在FPGA电路中：

第一FPGA芯片通过LocalBus总线与第二FPGA芯片通过连接；第一FPGA芯片通过3路SRI0接口与SRI0总线交换芯片通信连接；第二FPGA芯片通过EMIFA接口与DSP电路通信连接；SRI0总线交换芯片通过1路SRI0接口与DSP电路连接；第一FPGA芯片还分别与4片DDR3和1片NorFlash连接；

第一FPGA芯片扩展出10路SRI0接口和4路LVDS接口均与第一FMC接口连接，第一FPGA芯片还扩展出10路SRI0接口和4路LVDS接口与第二FMC接口连接，第一FPGA芯片扩展出1路SRI0接口和2路LVDS接口与第一FMC接口连接；SRI0总线交换芯片扩展出1路SRI0接口与第三FMC接口连接；

第一FPGA芯片扩展出2路SRI0接口与第一VPS接口连接，第一FPGA芯片扩展出4路SRI0接口与第二VPS接口连接，第一FPGA芯片扩展出1路SRI0接口与第三VPS接口连接；第一FPGA芯片输出的12对LVDS信号输入到第四VPS接口，第一FPGA芯片输出的16位LVCMOS信号均分成两组分别输入到第四VPS接口和第三VPS接口，第一FPGA接口输出的8对MLVDS信号输入到第四VPS接口；SRI0总线交换芯片扩展出2两路SRI0接口与第一VPS接口连接，其扩展出3路SRI0接口与第三VPS接口连接；第一FPGA芯片和第二FPGA芯片分别通过一路JTAG接口与面板调试接口连接。

其中，第一FPGA芯片选用Xilinx系列的XCVU9P-2FLGB2104I芯片用于信号处理功能；第二FPGA芯片选用Xilinx系列的XC6SLX45T-2CSG324I芯片用于接口控制功能；第一FPGA芯片和第二FPGA芯片通过LocalBus总线实现通信功能；第二FPGA芯片通过EMIFA接口与DSP进行数据通信；第一FPGA芯片连接1片1G的NorFash来存储FPGA逻辑代码，其型号为S29GL01GS10TH1V10；第一FPGA芯片连接4片16bit的DDR3，组成4GB的缓存空间，其型号为MT41K512M16HA-107AIT；SRI0总线交换芯片和第一FPGA芯片连接到VPX接口可配置为1x\2x\4x模式，单lane 速率可支持1.25\2.5\3.125\5Gbps。

如图3所示， DSP电路包括DSP芯片；

DSP芯片分别与4片DDR3和1片NorFlash连接；DSP芯片的UART接口通过RS232接口与面板调试接口连接；DSP芯片扩展出2路SGMII接口与第四VPS接口连接。

其中，DSP芯片的型号为TI公司的TMS320C6678ACYPA；将DSP芯片的EMIFA接口连接到第二FPGA芯片实现DSP与FPGA高速数据传输功能；DSP芯片的UART接口作为第一FPGA芯片的程序动态加载接口；DSP芯片的2路SGMII接口引出到VPX接口，用于与系统内两个交换\主控模块互联，遵循千兆以太网IEEE802.3-2008 协议标准；DSP芯片连接64bit的DDR3，组成总容量4GB的缓冲空间；DSP芯片连接的256M的NorFlash，用于数据和程序存储。

如图4所示，时钟电路包括时钟选通开关、选通控制器、SRI0时钟源生成PLL、时钟分路器、时钟倍频器、时钟缓冲器、低压差分线性驱动器、25M有源晶振、100M有源晶振和156.25M晶振；其中，时钟分路器包括第一时钟分路器、第二时钟分路器、第三时钟分路器和第四时钟分路器；

第五VPS接口的输出端输出25M时钟信号通过低压差分线路驱动器与时钟选通开关的第一输入端连接，时钟选通开关的第二输入端与25M有源晶振连接，时钟选通开关的第三输入端与选通控制器的时钟控制端连接，时钟选通开关的输出端通过时钟缓冲器分别与时钟倍频器的输入端和SRI0时钟源生成PLL的第一输入端连接，SRI0时钟源生成PLL的第二输入端与选通控制器的时钟信号生成控制端连接，时钟倍频器输出的100M时钟信号通过第一时钟分类器输出6路100M时钟信号，其中4路输入至DSP芯片，剩余2路输入至第一FPGA芯片；SRI0时钟源生成PLL生成5路156.25M时钟信号，其中2路输入至DSP芯片，剩余3路分别输入第二时钟分路器、第三时钟分路器和第四时钟分路器，第二时钟分路器和第三时钟分路器均输出6路156.25M时钟信号输入至第一FPGA芯片，第四时钟分路器输出4路156.25M时钟信号输出至第一FPGA芯片；100M有源晶振作为第一FPGA芯片的系统时钟，156.25M有源晶振DSP电路的系统时钟。

其中，时钟电路采用树形拓扑结构设计，保证整板时钟同源；VPX输入的系统参考时钟和本地时钟通过时钟选通开关HMC544A做二选一控制，选通控制由MCU实现，默认设计为使用本地时钟；由高性能低抖动PLL HMC7044LP10BE生成单板需要的SRIO时钟源，由时钟分路器ADCLK946BCPZ分发各路SRIO时钟；由时钟倍频器CDCS502PWR将时钟源倍频以后，通过时钟分路器ADCLK946BCPZ分发出各路系统时钟；

如图5所示，复位电路包括复位芯片；第五VPS接口的输出端输出的系统复位信号和复位芯片输出的本地复位信号均通过选通控制器分别与DSP芯片、第一FPGA芯片和第二FPGA芯片的信号复位接口连接。

其中，复位电路采用1片复位管理芯片CY2305CSXI-1T产生本地复位信号；将本地复位信号和VPX接口输入的系统复位信号接入MCU做相或处理；由MCU控制系统复位，分别复位DSP和第一FPGA信息和第二FPGA芯片；

如图6所示，电源电路包括12V电源、3.3V电源、第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

3.3V电源通过第五VPS接口与选通控制器的电源端连接；

12V电源通过第五VPS接口分别与第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

第一DC-DC器件输出0.85V/74A的信号至FPGA电路中的对应电源接口；第二DC-DC器件输出两路1.0V/10A的信号至DSP电路中的对应电源接口；第三DC-DC器件输出一路0.9V/3.1A的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至DSP电路中的对应电源接口；第四DC-DC器件输出一路1.8V/3.8A信号至FPGA器件中的对应电源接口，输出一路1.2V/1.5A的信号至DSP电路中的对应电源接口，输出一路1.2V/3.3A的信号至FPGA电路中的对应电源接口，输出一路1.2V/6.6A的信号至FPGA电路中的对应电源接口，输出一路1.0V/3.3A的信号至DSP电路中的对应电源接口；第五DC-DC器件输出一路3.3V信号至面板调试接口。

在进行电源电路设计时，经过功耗评估，模块功耗约为110W；模块默认采用12V直流电源供电； 12V电源输入端安装熔断丝，对模块以及系统整机进行短路保护；采用LT的DC-DC器件LTM4633IY#PBF、LTC3861、LTM4622AIY#PBF作为一级电源处理器件，将输入的12V直流电降压到各路所需电源；为了保证模块性能，部分电源采用LDO器件供电，LDO选用ADI的器件ADP1765ACPZ降压到各路所需电源；将每路DC-DC器件的工作使能管脚接到MCU，由MCU控制板卡上电时序；将板卡主要电源接入MCU内部ADC，实现MCU对板卡电源电压检测功能；选择的MCU内部集成的ADC位数12bit，分辨率达到8mV；设计中，为了保证模块的稳定性，每一组电源锁预留的功耗冗余空间均至少大于40%，比如DSP内核最大需要10A电流，设计中能够提供18A电流，FPGA的内核最大需要电流19.4A，设计中可提供36A电流；

实施例2：

上述实施例1中使用各个器件的型号具体如下：第五DC-DC器件的型号为LTM4622AIY#PBF；第四DC-DC器件和第三DC-DC器件的型号均为LTM4633IY#PBF；第二DC-DC器件的型号为LTM4630EV#PBF；第一DC-DC器件的型号为LTC3861；复位芯片的型号为MAX811TEUS+T；选通控制器的型号为STM32F103VET6TR；低压差分线路驱动器的型号为SN65MLVD2068；时钟选通开关的型号为HMC544A；SRI0时钟源生成PLL的型号为HMC7044LP108F；时钟缓冲器的型号为CY2305C5XI；时钟倍频器的型号为CDCSS02PWR；时钟分路器的型号为ADCLK9468BCPZ；DSP芯片的型号为TMS320C6678；第一FPGA芯片的型号为XCVU9P-2FLGB2104；第二FPGA芯片的型号为XC6SLX45T-2CSG324。

需要说明的是，本实用新型提供的是一种原型验证平台在进行芯片验证过程所依靠的硬件结构中的一部分，其主要内容在于电路结构，该电路结构功能的实现仅仅依靠包括本实施例描述的各元器件在内的各器件之间的连接关系，与芯片验证过程使用的程序算法无关，即芯片验证过程中的程序算法依赖于与该电路结构，但并不会对本电路结构实现其功能造成影响。

在本发明的描述中，需要理解的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明的技术特征的数量。因此，限定由“第一”、“第二”、“第三”的特征可以明示或隐含地包括一个或者更多个该特征。

本实用新型的有益效果为：

本实用新型的提供的原型验证平台的电路结构，采用FPGA+DSP架构设计，选用两片FPGA芯片分别实现信号处理和接口控制功能， 降低了芯片验证过程的复杂性；将DSP芯片通过专用的SRI0总线转换芯片与FPGA芯片进行通信连接，提高了芯片验证过程中数据传输的效率。

Claims (7)

1.一种原型验证平台的电路结构，其特征在于，包括FPGA电路、DSP电路、时钟电路、复位电路、电源电路、PMC接口、VPX接口和面板调试接口；

所述FPGA电路包括第一FPGA芯片、第二FPGA芯片和SRI0总线交换芯片，所述第一FPGA芯片分别通过第二FPGA芯片和SRI0总线交换芯片与所述DSP电路连接；所述时钟电路、复位电路和电源电路均分别与FPGA电路和DSP电路连接；

所述PMC接口包括第一PMC接口、第二PMC接口和第三PMC接口，所述VPX接口包括第一VPX接口、第二VPX接口、第三VPS接口、第四VPS接口和第五VPX接口；

所述第一FPGA芯片分别与所述第一PMC接口、第二PMC接口、第三PMC接口、第一VPX接口、第二VPX接口、第三VPS接口和第四VPS接口连接；所述SRI0总线交换芯片分别与第三PMC接口连接、第一VPS接口和第三VPS接口连接，并通过时钟电路与所述第五VPS接口连接；所述第一FPGA芯片、第二FPGA芯片和DSP电路均与所述面板调试接口连接。

2.根据权利要求1所述的原型验证平台的电路结构，其特征在于，在所述FPGA电路中：

所述第一FPGA芯片通过LocalBus总线与所述第二FPGA芯片通过连接；所述第一FPGA芯片通过3路SRI0接口与所述SRI0总线交换芯片通信连接；所述第二FPGA芯片通过EMIFA接口与所述DSP电路通信连接；所述SRI0总线交换芯片通过1路SRI0接口与DSP电路连接；所述第一FPGA芯片还分别与4片DDR3和1片NorFlash连接；

所述第一FPGA芯片扩展出10路SRI0接口和4路LVDS接口均与第一FMC接口连接，所述第一FPGA芯片还扩展出10路SRI0接口和4路LVDS接口与第二FMC接口连接，所述第一FPGA芯片扩展出1路SRI0接口和2路LVDS接口与第一FMC接口连接；所述SRI0总线交换芯片扩展出1路SRI0接口与所述第三FMC接口连接；

所述第一FPGA芯片扩展出2路SRI0接口与第一VPS接口连接，所述第一FPGA芯片扩展出4路SRI0接口与第二VPS接口连接，所述第一FPGA芯片扩展出1路SRI0接口与第三VPS接口连接；所述第一FPGA芯片输出的12对LVDS信号输入到第四VPS接口，所述第一FPGA芯片输出的16位LVCMOS信号均分成两组分别输入到第四VPS接口和第三VPS接口，所述第一FPGA接口输出的8对MLVDS信号输入到第四VPS接口；所述SRI0总线交换芯片扩展出2两路SRI0接口与第一VPS接口连接，其扩展出3路SRI0接口与第三VPS接口连接；所述第一FPGA芯片和第二FPGA芯片分别通过一路JTAG接口与面板调试接口连接。

3.根据权利要求2所述的原型验证平台的电路结构，其特征在于，所述DSP电路包括DSP芯片；

所述DSP芯片分别与4片DDR3和1片NorFlash连接；所述DSP芯片的UART接口通过RS232接口与面板调试接口连接；所述DSP芯片扩展出2路SGMII接口与所述第四VPS接口连接。

4.根据权利要求3所述的原型验证平台的电路结构，其特征在于，所述时钟电路包括时钟选通开关、选通控制器、SRI0时钟源生成PLL、时钟分路器、时钟倍频器、时钟缓冲器、低压差分线性驱动器、25M有源晶振、100M有源晶振和156.25M晶振；其中，时钟分路器包括第一时钟分路器、第二时钟分路器、第三时钟分路器和第四时钟分路器；

所述第五VPS接口的输出端输出25M时钟信号通过低压差分线路驱动器与所述时钟选通开关的第一输入端连接，所述时钟选通开关的第二输入端与25M有源晶振连接，所述时钟选通开关的第三输入端与所述选通控制器的时钟控制端连接，所述时钟选通开关的输出端通过时钟缓冲器分别与所述时钟倍频器的输入端和SRI0时钟源生成PLL的第一输入端连接，所述SRI0时钟源生成PLL的第二输入端与所述选通控制器的时钟信号生成控制端连接，所述时钟倍频器输出的100M时钟信号通过第一时钟分类器输出6路100M时钟信号，其中4路输入至DSP芯片，剩余2路输入至第一FPGA芯片；所述SRI0时钟源生成PLL生成5路156.25M时钟信号，其中2路输入至DSP芯片，剩余3路分别输入第二时钟分路器、第三时钟分路器和第四时钟分路器，所述第二时钟分路器和第三时钟分路器均输出6路156.25M时钟信号输入至第一FPGA芯片，所述第四时钟分路器输出4路156.25M时钟信号输出至第一FPGA芯片；所述100M有源晶振作为第一FPGA芯片的系统时钟，所述156.25M有源晶振DSP电路的系统时钟。

5.根据权利要求4所述的原型验证平台的电路结构，其特征在于，所述复位电路包括复位芯片；

所述第五VPS接口的输出端输出的系统复位信号和复位芯片输出的本地复位信号均通过选通控制器分别与DSP芯片、第一FPGA芯片和第二FPGA芯片的信号复位接口连接。

6.根据权利要求5所述的原型验证平台的电路结构，其特征在于，所述电源电路包括12V电源、3.3V电源、第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

所述3.3V电源通过第五VPS接口与选通控制器的电源端连接；

所述12V电源通过第五VPS接口分别与第一DC-DC器件、第二DC-DC器件、第三DC-DC器件、第四DC-DC器件和第五DC-DC器件；

所述第一DC-DC器件输出0.85V/74A的信号至FPGA电路中的对应电源接口；所述第二DC-DC器件输出两路1.0V/10A的信号至DSP电路中的对应电源接口；所述第三DC-DC器件输出一路0.9V/3.1A的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至FPGA电路中的对应电源接口，输出一路0.75V的信号至DSP电路中的对应电源接口；所述第四DC-DC器件输出一路1.8V/3.8A信号至FPGA器件中的对应电源接口，输出一路1.2V/1.5A的信号至DSP电路中的对应电源接口，输出一路1.2V/3.3A的信号至FPGA电路中的对应电源接口，输出一路1.2V/6.6A的信号至FPGA电路中的对应电源接口，输出一路1.0V/3.3A的信号至DSP电路中的对应电源接口；所述第五DC-DC器件输出一路3.3V信号至面板调试接口。

7.根据权利要求6所述的原型验证平台的电路结构，其特征在于，所述第五DC-DC器件的型号为LTM4622AIY#PBF；所述第四DC-DC器件和第三DC-DC器件的型号均为LTM4633IY#PBF；所述第二DC-DC器件的型号为LTM4630EV#PBF；所述第一DC-DC器件的型号为LTC3861；所述复位芯片的型号为MAX811TEUS+T；所述选通控制器的型号为STM32F103VET6TR；所述低压差分线路驱动器的型号为SN65MLVD2068；所述时钟选通开关的型号为HMC544A；所述SRI0时钟源生成PLL的型号为HMC7044LP108F；所述时钟缓冲器的型号为CY2305C5XI；所述时钟倍频器的型号为CDCSS02PWR；所述时钟分路器的型号为ADCLK9468BCPZ；所述DSP芯片的型号为TMS320C6678；所述第一FPGA芯片的型号为XCVU9P-2FLGB2104；所述第二FPGA芯片的型号为XC6SLX45T-2CSG324。

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