CN211979662U - 一种密钥分发系统的电路结构 - Google Patents

Abstract

本实用新型公开了一种密钥分发系统的电路结构，包括显示器控制单元、算法处理单元、数据处理单元、载板单元、时钟单元、复位单元和电源单元；其中显示器控制单元通过以网接口与所述算法处理单元连接，所述数据处理单元通过以太网接口与所述数据处理单元连接，所述载板单元、时钟单元、复位单元和电源单元均与显示器控制单元、算法处理单元和数据处理单元连接。该电路结构采用CPU+FPGA+PPC构架设计，将密钥分发过程中涉及的数据显示、算法处理及数据处理过程相互独立开来，又通过以太网接口相互通信连接，提高了密钥分发过程的可靠性与安全性；同时将各组成部分的外接接口通过载板引出，提高了用户使用的便利性和环境适应性。

Description

一种密钥分发系统的电路结构

技术领域

本实用新型属于电路结构设计技术领域，具体涉及一种密钥分发系统的电路结构。

背景技术

密钥是指某个用来完成加密、解密、完整性验证等密钥学应用的秘密信息，在对称密码学中，加密和解密用的是同一个钥匙，因此该钥匙需要保密，而密钥安全和密钥分发是保密通信的最重要环境，一旦密钥分发系统被破坏，整个保密系统将变得毫无异议，密钥分发的基本原理为分发中心KDC和每个终端用户都共享一对唯一的主密钥(用物理的方式传递，如U盾)，终端用户之间每次会话，都要想KDC申请唯一的会话密钥，会话密钥通过与KDC共享的主密钥来完成；因此密钥分发方式依赖于物理设备的安全可靠性，一旦该密钥分发系统的所使用的物理设备出现故障或对会话信息加密失败，将导致整个保密系统失去意义。因此，密钥分发系统涉及的电路结构的可靠性与安全性设计非常重要。

实用新型内容

针对现有技术中的上述不足，本实用新型提供的密钥分发系统的电路结构解决了现有的密钥分发系统中硬件结构可靠性和安全性不足的问题。

为了达到上述发明目的，本实用新型采用的技术方案为：一种密钥分发系统的电路结构，包括显示器控制单元、算法处理单元、数据处理单元、载板单元、时钟单元、复位单元和电源单元；

所述显示器控制单元通过100/1000M以太网接口与所述算法处理单元连接，所述数据处理单元通过100/1000M以太网接口与所述数据处理单元连接，所述载板单元、时钟单元、复位单元和电源单元均与显示器控制单元、算法处理单元和数据处理单元连接。

本实用新型的有益效果为：

本实用新型提供的密钥分发系统的电路结构采用CPU+FPGA+PPC构架设计，将密钥分发过程中涉及的数据显示、算法处理及数据处理过程相互独立开来，又通过以太网接口相互通信连接，提高了密钥分发过程的可靠性与安全性；同时将各组成部分的外接接口通过载板引出，提高了用户使用的便利性和环境适应性。

进一步地，所述显示器控制单元包括显示处理器、两个内存DDR3、SPIFLASH和RTC；

两个所述内存DDR3、所述SPIFLASH和所述RTC均与所述显示处理器连接；所述显示处理器的VGA接口与人机交换设备连接；所述显示处理器的USB接口扩展出4路与外扩设备连接；所述显示处理器的网络接口扩展出6路，其中1路作为接入卡接口，1路作为100/1000M以太网接口与所述算法处理单元连接，3路作为机箱外接接口，剩余1路作为备用网口；所述显示处理器的串口扩展出2两路，其中1路作为调试串口，1路作为功能串口；所述显示处理器的SATA总线外接固态硬盘。

上述进一步方案的有益效果为：基于显示器控制单元的电路结构使系统实现了人机交互、协议解析、数据存储和数据分发等功能。

进一步地，所述算法处理单元包括FPGA器件、CPLD器件、内存DDR3和ECC；

所述FPGA器件设置有4路100/1000M以太网接口，其中1路与显示器控制单元互连，1路与数据处理单元互联，剩余2路作为预留网口；所述FPGA器件通过内构的PSARM总线与所述ECC连接；所述FPGA器件与内存DDR3连接；所述FPGA器件通过IIC接口与2片噪声码器件连接；所述CPLD器件设置有LED灯接口、单工TTL接口、毁钥接口和注入接口与机箱的对应接口连接；所述CPLD器件的GPI0接口扩展出8路与所述FPGA器件的对应接口连接；所述CPLD器件与所述FPGA器件的程序下载接口连接。

上述进一步方案的有益效果为：基于算法处理单元的硬件结构使系统实现了数据协议解析、数据拆包解包和数据算法处理等功能。

进一步地，所述数据处理单元包括数据处理器、内存DDR3、NANDFLASH、RTC和SPIFLASH；

所述内存DDR3、NANDFLASH、RTC和SPIFLASH均与所述数据处理器连接；所述数据处理器的GPI0接口扩展出16路，串口扩展出3路、SPI接口扩展出1路及IIC接口扩展出1路；所述数据处理器的SPI接口、16路GPI0接口和3路串口均与所述CPLD器件的对应接口连接，所述数据处理器的IIC接口分别与所述CPLD器件和FPGA器件的对应接口连接；所述数据处理器的网口扩展出4路，其中1路作为100/1000M以太网接口与所述算法处理单元互联，剩余3路作为备用网口；所述数据处理器还扩展出1路串口，作为调试串口。

进一步地，所述载板单元上引出所述显示器控制单元、算法处理单元和数据处理单元上的所有对外接口；所述对外接口包括接入卡接口、LED灯接口、单工TTL接口、注入接口、VGA接口、电源接口、100/1000M以太网接口、USB接口、主机网口和串口。

上述进一步方案的有益效果为：通过将各单元的对外接口引出，使用户使用方便。

进一步地，所述时钟单元包括25M有源单独晶振、10M有源单端晶振、66M有源单端晶振和两个100M有源单端晶振；

所述25M有源单端晶振通过时钟BUFFER分出4路25M时钟分别与所述显示处理器、FPGA器件、CPLD器件和数据处理器中与PHY芯片连接的接口连接；所述10M有源单端晶振与所述CPLD器件的时钟接口连接；所述66M有源单端晶振和一个100M有源单端晶振均与所述FPGA器件的时钟接口连接，剩余一个100M有源单端晶振与所述数据处理器的时钟接口连接。

上述进一步方案的有益效果为：对不同的器件配置不同的晶振，提高了提供工作时的精确性，及密钥分发过程的可靠性。

进一步地，所述复位单元包括复位芯片；所述复位芯片在上电时通过复位BUFFER分发出3路复位信号，分别与所述数据处理器、CPLD器件和显示处理器的信号复位接口连接；所述数据处理器的信号服务接口还与所述FPGA器件的信号复位接口连接。

进一步地，所述电源单元包括12V电源和2个降压稳压芯片；所述12V电源分别与2个降压稳压芯片连接，其中一个降压稳压芯片分别输出两路5V电压、一路2.5V电压、一路1.4V电压，另外一个降压稳压芯片分别输出1路1.5V电压和两路3V电压；

所述12V电源输出12V电压分别与所述显示处理器和数据处理器的电源接口连接；所述降压稳压芯片输出的两路5V电压分别与显示处理器的SATA总线接口和载板单元的5V电源接口连接；所述降压稳压芯片输出的2.5V电压与系统的PHY芯片2.5V电源接口连接，所述降压稳压芯片输出的1.4V电压与系统的PHY芯片1.4V电源接口连接；所述降压稳压芯片输出的1.5V电压与FPGA器件的1.5V电源接口连接，所述降压稳压芯片输出的3.3V电压与FPGA器件的3.3V电源接口连接，所述降压稳压芯片输出的3.3V电压与所述载板单元的3.3V电源接口连接。

上述进一步方案的有益效果为：针对不同器件的工作电压范围，为不同器件配置不同的输入电压，提高了器件的实用寿命同时提供了系统密钥分发过程的安全性。

进一步地，所述数据处理器为型号为P2020的双核处理器；所述CPLD器件的型号为EPM2210；所述FPGA器件的型号为XC7K325T-2FFG900I；所述显示处理器的型号为LS3A3000；所述复位芯片的型号为ER11S；所述降压稳压芯片的型号为HCE4644。

附图说明

图1为本实用新型提供的密钥分发系统的电路结构原理框图。

图2为本实用新型提供的显示器控制单元原理框图。

图3为本实用新型提供的算法处理单元原理框图。

图4为本实用新型提供的数据处理单元原理框图。

图5为本实用新型提供的载板单元原理框图。

图6为本实用新型提供的时钟单元原理框图。

图7为本实用新型提供的复位单元原理框图。

图8为本实用新型提供的电源单元原理框图。

具体实施方式

下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。

实施例1：

如图1所示，一种密钥分发系统的电路结构，包括显示器控制单元、算法处理单元、数据处理单元、载板单元、时钟单元、复位单元和电源单元；

显示器控制单元通过100/1000M以太网接口与算法处理单元连接，数据处理单元通过100/1000M以太网接口与数据处理单元连接，载板单元、时钟单元、复位单元和电源单元均与显示器控制单元、算法处理单元和数据处理单元连接。

本实施例中，密钥分发系统采用+12V电源供电，主要由显示器控制单元、算法处理单元、数据处理单元和载板单元等组成，采用了基于CPU+FPGA+PPC的架构设计；该电路架构为密钥分发过程中实现人机交互、协议解析、数据存储、数据拆包解包和数据算法处理等功能提供了安全可靠的硬件支撑。

如图2所示，本实施例中的显示器控制单元包括显示处理器、两个内存DDR3、SPIFLASH和RTC；两个内存DDR3、SPIFLASH和RTC均与显示处理器连接；显示处理器的VGA接口与人机交换设备连接；显示处理器的USB接口扩展出4路与外扩设备连接；显示处理器的网络接口扩展出6路，其中1路作为接入卡接口，1路作为100/1000M以太网接口与算法处理单元连接，3路作为机箱外接接口，剩余1路作为备用网口；显示处理器的串口扩展出2两路，其中1路作为调试串口，1路作为功能串口；显示处理器的SATA总线外接固态硬盘。

其中，VGA接口与人机交换设备连接实现人机交互功能，扩展的4路USB接口与外扩设备与鼠标或键盘连接，实现外部控制信号的输入功能，显示控制器外接有两个2GB的DDR3内存，同时预留有4GB的NANDFLASH作为数据存储器，与之连接的SPIFLASH用于存储系统加载引导文件，连接的RTC芯片实现实时计时功能，SATA总线外接的固态硬盘，用于存储系统文件和数据。

如图3所示，本实施例中的算法处理单元包括FPGA器件、CPLD器件、内存DDR3和ECC；FPGA器件设置有4路100/1000M以太网接口，其中1路与显示器控制单元互连，1路与数据处理单元互联，剩余2路作为预留网口；FPGA器件通过内构的PSARM总线与ECC连接；FPGA器件与内存DDR3连接；FPGA器件通过IIC接口与2片噪声码器件连接；CPLD器件设置有LED灯接口、单工TTL接口、毁钥接口和注入接口与机箱的对应接口连接；CPLD器件的GPI0接口扩展出8路与FPGA器件的对应接口连接；CPLD器件与FPGA器件的程序下载接口连接。

其中，FPGA器件连接的2GB的内存DDR3作为数据缓存空间，显示处理器可以通过100/1000M以太网接口读取算法处理单元中的相关数据；对于CPLD器件其与外部机箱的各个接口连接读取其各接口的信息，将FPGA器件的程序下载接口与CPLD器件连接，实现算法处理单元在线升级加载FPGA的功能。

如图4所示，本实施例中的数据处理单元包括数据处理器、内存DDR3、NANDFLASH、RTC和SPIFLASH；内存DDR3、NANDFLASH、RTC和SPIFLASH均与数据处理器连接；

数据处理器的GPI0接口扩展出16路，串口扩展出3路、SPI接口扩展出1路及IIC接口扩展出1路；数据处理器的SPI接口、16路GPI0接口和3路串口均与CPLD器件的对应接口连接，数据处理器的IIC接口分别与CPLD器件和FPGA器件的对应接口连接；

数据处理器的网口扩展出4路，其中1路作为100/1000M以太网接口与算法处理单元互联，剩余3路作为备用网口；

数据处理器还扩展出1路串口，作为调试串口。

其中，数据处理器扩展出若干个接口与CPLD器件的对应接口连接，使其能实时在线加载算法处理单元程序和读取其中GPI0接口、单工TTL接口、毁钥接口和注入接口中的信息；数据处理器与算法处理单元连接的100/1000M以太网接口支持ICP/IP协议；另外，其连接的内存DDR3为2GB，同时预留有4GB的NANDFLASH作为数据存储器，其连接的SPIFLASH用来存储PPC系统加载引导文件。

如图5所示，本实施例中的载板单元上引出显示器控制单元、算法处理单元和数据处理单元上的所有对外接口；具体地，对外接口包括接入卡接口、LED灯接口、单工TTL接口、注入接口、VGA接口、电源接口、100/1000M以太网接口、USB接口、主机网口和串口等。

其中，将显示器控制单元、算法处理单元和数据处理单元上的对外接口引入到载板单元上，根据机箱的对外接口的方位来布置载板单元的连接器位置，保证了机箱内部飞线美观简洁。

如图6所示，时钟单元包括25M有源单独晶振、10M有源单端晶振、66M有源单端晶振和两个100M有源单端晶振；其中，25M有源单端晶振通过时钟BUFFER分出4路25M时钟分别与显示处理器、FPGA器件、CPLD器件和数据处理器中与PHY芯片连接的接口连接；10M有源单端晶振与CPLD器件的时钟接口连接；66M有源单端晶振和一个100M有源单端晶振均与FPGA器件的时钟接口连接，剩余一个100M有源单端晶振与数据处理器的时钟接口连接。

其中，4路25M的时钟信号与PHY芯片连接供给系统中以太网器件；10M有源单端晶振作为CPLD器件工作时的系统时钟，66M有源单端晶振作为FPGA器件工作时的系统时钟，并将一个100M有源单端晶振作为其备用时钟，还有一个100M有源单端晶振作为数据处理器工作时的系统时钟。

如图7所示，本实施例中的复位单元包括复位芯片；复位芯片在上电时通过复位BUFFER分发出3路复位信号，分别与数据处理器、CPLD器件和显示处理器的信号复位接口连接；数据处理器的信号服务接口还与FPGA器件的信号复位接口连接。

在具体工作时，当上电时ER811S会产生不小于140ms复位脉冲宽，通过BUFFER分发出3路复位信号，分别复位数据处理器、CPLD器件显示处理器，在CPLD器件完成复位后，再控制FPGA器件完成复位，FPGA器件完成复位后再控制相关外设复位；同时数据处理器也可以通过控制CPLD器件完成对FPGA器件的复位。

如图8所示，本实施例中的电源单元包括12V电源和2个降压稳压芯片；具体地，12V电源分别与2个降压稳压芯片连接，其中一个降压稳压芯片分别输出两路5V电压、一路2.5V电压、一路1.4V电压，另外一个降压稳压芯片分别输出1路1.5V电压和两路3V电压；12V电源输出12V电压分别与显示处理器和数据处理器的电源接口连接；降压稳压芯片输出的两路5V电压分别与显示处理器的SATA总线接口和载板单元的5V电源接口连接；降压稳压芯片输出的2.5V电压与系统的PHY芯片2.5V电源接口连接，降压稳压芯片输出的1.4V电压与系统的PHY芯片1.4V电源接口连接；降压稳压芯片输出的1.5V电压与FPGA器件的1.5V电源接口连接，降压稳压芯片输出的3.3V电压与FPGA器件的3.3V电源接口连接，降压稳压芯片输出的3.3V电压与载板单元的3.3V电源接口连接。

其中，在进行电源单元设计时考虑到电源需要冗余设计，需要至少提供6A/12V电源供给平台使用，且降压稳压芯片的输入范围至少为4.6～16V，纹波小于30mV，最低效率大于85％，并且设计中所需的每一组电源轨所需电流均要保证至少50的冗余空间。

实施例2：

上述实施例1中的数据处理器为型号为P2020的双核处理器，该芯片为龙芯公司的双核处理器，工作主频为1.2GHz，是满足国军标要求的普军级产品；CPLD器件的型号为EPM2210，FPGA器件的型号为XC7K325T-2FFG900I，CPLD器件和FPGA器件均为华微公司的军温级器件；显示处理器的型号为LS3A3000，该芯片为龙芯公司的双核处理器，工作主频为1.2GHz，是满足国军标要求的普军级产品；复位芯片的型号为ER11S，该芯片为天水天光公司的军温级复位管理信息，当上电时会产生不小于140ms的复位脉冲宽；降压稳压芯片的型号为HCE4644，该芯片为七星华创的军温级DC_DC器件。

需要说明的是，本实用新型提供的是一种密钥分发系统在密钥分发过程中所依靠的硬件结构中的一部分，其主要内容在于电路结构，该电路结构功能的实现仅依靠包括本实施例描述个各元器件在内的各器件之间的连接关系，与密钥分发过程中使用的程序算法无关，即密钥分发过程中的程序算法依赖于该电路结构，但并不会对本电路结构实现其功能造成影响。

本实用新型的有益效果为：本实用新型提供的密钥分发系统的电路结构采用CPU+FPGA+PPC构架设计，将密钥分发过程中涉及的数据显示、算法处理及数据处理过程相互独立开来，又通过以太网接口相互通信连接，提高了密钥分发过程的可靠性与安全性；同时将各组成部分的外接接口通过载板引出，提高了用户使用的便利性和环境适应性。

Claims (9)

1.一种密钥分发系统的电路结构，其特征在于，包括显示器控制单元、算法处理单元、数据处理单元、载板单元、时钟单元、复位单元和电源单元；

所述显示器控制单元通过100/1000M以太网接口与所述算法处理单元连接，所述数据处理单元通过100/1000M以太网接口与所述数据处理单元连接，所述载板单元、时钟单元、复位单元和电源单元均与显示器控制单元、算法处理单元和数据处理单元连接。

2.根据权利要求1所述的密钥分发系统的电路结构，其特征在于，所述显示器控制单元包括显示处理器、两个内存DDR3、SPIFLASH和RTC；

两个所述内存DDR3、所述SPIFLASH和所述RTC均与所述显示处理器连接；所述显示处理器的VGA接口与人机交换设备连接；所述显示处理器的USB接口扩展出4路与外扩设备连接；所述显示处理器的网络接口扩展出6路，其中1路作为接入卡接口，1路作为100/1000M以太网接口与所述算法处理单元连接，3路作为机箱外接接口，剩余1路作为备用网口；所述显示处理器的串口扩展出2两路，其中1路作为调试串口，1路作为功能串口；所述显示处理器的SATA总线外接固态硬盘。

3.根据权利要求2所述的密钥分发系统的电路结构，其特征在于，所述算法处理单元包括FPGA器件、CPLD器件、内存DDR3和ECC；

所述FPGA器件设置有4路100/1000M以太网接口，其中1路与显示器控制单元互连，1路与数据处理单元互联，剩余2路作为预留网口；所述FPGA器件通过内构的PSARM总线与所述ECC连接；所述FPGA器件与内存DDR3连接；所述FPGA器件通过IIC接口与2片噪声码器件连接；所述CPLD器件设置有LED灯接口、单工TTL接口、毁钥接口和注入接口与机箱的对应接口连接；所述CPLD器件的GPI0接口扩展出8路与所述FPGA器件的对应接口连接；所述CPLD器件与所述FPGA器件的程序下载接口连接。

4.根据权利要求3所述的密钥分发系统的电路结构，其特征在于，所述数据处理单元包括数据处理器、内存DDR3、NANDFLASH、RTC和SPIFLASH；

所述内存DDR3、NANDFLASH、RTC和SPIFLASH均与所述数据处理器连接；所述数据处理器的GPI0接口扩展出16路，串口扩展出3路、SPI接口扩展出1路及IIC接口扩展出1路；所述数据处理器的SPI接口、16路GPI0接口和3路串口均与所述CPLD器件的对应接口连接，所述数据处理器的IIC接口分别与所述CPLD器件和FPGA器件的对应接口连接；所述数据处理器的网口扩展出4路，其中1路作为100/1000M以太网接口与所述算法处理单元互联，剩余3路作为备用网口；所述数据处理器还扩展出1路串口，作为调试串口。

5.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述载板单元上引出所述显示器控制单元、算法处理单元和数据处理单元上的所有对外接口；所述对外接口包括接入卡接口、LED灯接口、单工TTL接口、注入接口、VGA接口、电源接口、100/1000M以太网接口、USB接口、主机网口和串口。

6.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述时钟单元包括25M有源单独晶振、10M有源单端晶振、66M有源单端晶振和两个100M有源单端晶振；

所述25M有源单端晶振通过时钟BUFFER分出4路25M时钟分别与所述显示处理器、FPGA器件、CPLD器件和数据处理器中与PHY芯片连接的接口连接；所述10M有源单端晶振与所述CPLD器件的时钟接口连接；所述66M有源单端晶振和一个100M有源单端晶振均与所述FPGA器件的时钟接口连接，剩余一个100M有源单端晶振与所述数据处理器的时钟接口连接。

7.根据权利要求4所述的密钥分发系统的电路结构，其特征在于，所述复位单元包括复位芯片；所述复位芯片在上电时通过复位BUFFER分发出3路复位信号，分别与所述数据处理器、CPLD器件和显示处理器的信号复位接口连接；所述数据处理器的信号服务接口还与所述FPGA器件的信号复位接口连接。

8.根据权利要求7所述的密钥分发系统的电路结构，其特征在于，所述电源单元包括12V电源和2个降压稳压芯片；所述12V电源分别与2个降压稳压芯片连接，其中一个降压稳压芯片分别输出两路5V电压、一路2.5V电压、一路1.4V电压，另外一个降压稳压芯片分别输出1路1.5V电压和两路3V电压；

所述12V电源输出12V电压分别与所述显示处理器和数据处理器的电源接口连接；所述降压稳压芯片输出的两路5V电压分别与显示处理器的SATA总线接口和载板单元的5V电源接口连接；所述降压稳压芯片输出的2.5V电压与系统的PHY芯片2.5V电源接口连接，所述降压稳压芯片输出的1.4V电压与系统的PHY芯片1.4V电源接口连接；所述降压稳压芯片输出的1.5V电压与FPGA器件的1.5V电源接口连接，所述降压稳压芯片输出的3.3V电压与FPGA器件的3.3V电源接口连接，所述降压稳压芯片输出的3.3V电压与所述载板单元的3.3V电源接口连接。

9.根据权利要求8所述的密钥分发系统的电路结构，其特征在于，所述数据处理器为型号为P2020的双核处理器；所述CPLD器件的型号为EPM2210；所述FPGA器件的型号为XC7K325T-2FFG900I；所述显示处理器的型号为LS3A3000；所述复位芯片的型号为ER11S；所述降压稳压芯片的型号为HCE4644。

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