CN115454905A - 一种用于芯片fpga原型验证阶段的pcie接口卡 - Google Patents

一种用于芯片fpga原型验证阶段的pcie接口卡 Download PDF

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Abstract

本发明公开了一种用于芯片FPGA原型验证阶段的PCIE接口卡，包括：基板、MINISAS‑HD数据接口、MINISAS‑HD时钟接口、插槽连接器、金手指连接器、本地时钟源、第一高速总线开关和第二高速总线开关；所述MINISAS‑HD数据接口、MINISAS‑HD时钟接口、插槽连接器、金手指连接器、本地时钟源均固定于所述基板上；所述MINISAS‑HD数据接口以及MINISAS‑HD时钟接口连接第一高速总线开关，所述插槽连接器和金手指连接器均连接第二高速总线开关，所述第一高速总线开关和第二高速总线开关互连。本发明通过BOM版本差异化设计，覆盖绝大部分PCIE接口验证需求，同时对于前后端验证组网结构性依赖度低，可灵活适配各种对接环境。

Description

一种用于芯片FPGA原型验证阶段的PCIE接口卡
技术领域
本发明涉及芯片研发技术领域，具体涉及一种用于芯片FPGA原型验证阶段PCIE接口验证的通用型PCIE接口卡。
背景技术
芯片研发生命周期中有多种验证策略来保证芯片投片前的逻辑功能实现的完备性及可靠性，其中，FPGA原型验证是必要的一环，具体实现方式为将芯片的RTL代码转嫁到FPGA芯片上，利用FPGA芯片现场可编程的特性，实时根据FPGA芯片行为表象对于功能代码进行测试调整。如涉及到功能较为复杂的芯片(即GATE数较大的芯片)，承载验证代码的将会是FPGA阵列(多颗FPGA级联)。在FPGA原型验证期间，会涉及到和外部设备的对接需求，然而不同接口的物理形态存在较大差异(比如USB接口就存在TPYE-A、TYPE-B、TYPE-C、MINI-USB等)，FPGA原型验证平台无法满足所有需求场景。同时，即便是同一种总线接口对于不同业务场景接口形态也存在差异(比如设备为PCIE HOST时接口形态为插槽(SLOT)连接器，PCIE设备为SLAVE时接口形态为PCIE FINGER(金手指)。为保证FPGA原型验证阶段芯片功能全验证，会涉及到各种各样的接口板以满足对接需求。
PCIE总线接口是目前服务器主机最为通用高速总线接口之一，其协议复杂度，业务场景复杂度(RC/EP，同源/非同源时钟，1X16、2X8、4X4，极性反转及LANE反转等)也是目前业界高速总线协议中的佼佼者，其功能验证的充分性和必要性非常高。
在尽可能少的成本投入情况下，需要支持芯片FPGA原型验证阶段PCIE接口功能充分验证。目前业界常见的解决方案如下：
1、单独针对特定的PCIE场景，设计专门的子卡，用于FPGA原型验证平台和PCIE设备进行对接，比如S2C的Prodigy转PCIE SLOT子卡；该方案有如下问题：1)FPGA主板预留给子卡的面积有限，而PCIE X16 SLOT需要占用的面积很大，极容易出现结构干涉等问题；2)一种子卡只能覆盖一种场景；3)DUT组网搭建难度较大，容易和原有FPGA验证平台结构件干涉；
2、单独设计FPGA PCIE验证卡；即将承载逻辑部分的FPGA芯片直接按照标准PCIE卡进行设计；该方案有如下问题：1)只适合于小规模逻辑芯片的验证，如涉及FPGA阵列就无法实现；2)所设计的FPGA卡只能满足一种特定PCIE场景的验证，与FPGA现场可编程特性违背，FPGA利用率不高。
发明内容
本发明的目的是通过以下技术方案实现的。
本发明设计一款通用型接口子卡，通过BOM版本差异化设计，覆盖绝大部分PCIE接口验证需求，同时对于前后端验证组网结构性依赖度低，可灵活适配各种对接环境。
具体的，本发明提供了一种用于芯片FPGA原型验证阶段的PCIE接口卡，包括：
基板、MINISAS-HD数据接口、MINISAS-HD时钟接口、插槽连接器、金手指连接器、本地时钟源、第一高速总线开关和第二高速总线开关；
所述MINISAS-HD数据接口、MINISAS-HD时钟接口、插槽连接器、金手指连接器、本地时钟源均固定于所述基板上；
所述MINISAS-HD数据接口以及MINISAS-HD时钟接口连接第一高速总线开关，所述插槽连接器和金手指连接器均连接第二高速总线开关，所述第一高速总线开关和第二高速总线开关互连。
进一步地，所述MINISAS-HD数据接口包括内部MINISAS-HD数据接口和外部MINISAS-HD数据接口，所述内部MINISAS-HD数据接口或外部MINISAS-HD数据接口与第一高速总线开关连接，所述内部MINISAS-HD数据接口或外部MINISAS-HD数据接口通过MINSAS-HD线缆连接外部FPGA原型验证平台。
进一步地，所述MINISAS-HD时钟接口为内部MINISAS-HD时钟接口，所述MINISAS-HD数据接口为内部MINISAS-HD数据接口，所述内部MINISAS-HD时钟接口和本地时钟源分别和第一高速总线开关连接，所述内部MINISAS-HD数据接口通过MINISAS-HD线缆连接外部FPGA原型验证平台。
进一步地，所述第一或第二高速总线开关为阻容叠焊盘模块或高速总线开关芯片。
本发明还提供了一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，包括FPGA原型验证平台、根据权利要求1-4任一项所述的PCIE接口卡、标准PCIE EP/RC设备；所述FPGA原型验证平台和PCIE接口卡通过MINISAS-HD线缆连接，PCIE接口卡和标准PCIE EP/RC设备通过接插槽连接器/金手指连接器相连。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足包括PCIE EP 1X16同源/独立时钟场景、PCIE EP 2X8同源/独立时钟场景、PCIE RC1X16同源/独立时钟场景、PCIE RC 2X8同源/独立时钟场景验证工作。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 1X16同源时钟场景验证，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIERC设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟信号负载，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通金手指连接器作为同源时钟信号源，连接标准PCIE RC设备。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 1X16独立时钟场景验证，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIERC设备；
由于是独立时钟，不需要对时钟信号第一高速总线开关和第二高速总线开关进行任何配置。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 2X8同源时钟场景验证，
所述PCIE接口卡有2个，配置方式相同，具体如下，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIERC设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟信号负载，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通金手指连接器作为同源时钟源，连接标准PCIE RC设备。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 1X16同源时钟场景验证，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIEEP设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟源，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 1X16独立时钟场景验证，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIEEP设备；
配置第一高速总线开关，选通所述本地时钟源接口作为独立时钟源，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
进一步地，所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 2X8同源时钟场景验证，
所述PCIE接口卡有2个，配置方式相同，具体如下，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIEEP设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟源，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
本发明的优点在于：
1、组网灵活，受结构影响小，DUT环境搭建方便；
2、子卡复用率高；子卡通过硬件BOM差异化设计便可覆盖所有PCIE验证场景需求；
3、对主FPGA验证平台依赖度不高，可灵活适配业界各种FPGA原型验证平台。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了根据本发明实施方式的PCIE接口卡结构示意图。
图2为本发明的PCIE接口卡的PCIE总线数据信号示意图。
图3为本发明的PCIE接口卡的PCIE总线时钟信号示意图。
图4为本发明的PCIE 1X16 RC同源时钟场景DUT组网示意图。
图5为本发明的PCIE 1X16 RC独立时钟场景DUT组网示意图。
图6为本发明的PCIE 2X8 RC同源时钟场景DUT组网示意图。
图7为本发明的PCIE 2X8 RC独立时钟场景DUT组网示意图。
图8为本发明的PCIE 1X16 EP同源时钟场景DUT组网示意图。
图9为本发明的PCIE 1X16 EP独立时钟场景DUT组网示意图。
图10为本发明的PCIE 2X8 EP同源时钟场景DUT组网示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
术语解释
PCIE RC/EP；这是针对PCIE设备的说法，RC是指设备是PCIE总线的主机设备，EP是指设备是PCIE总线的从机设备；接口形态，PCIE协议要求，RC设备通过PCIE SLOT和EP设备(PCIE FINGER，金手指)对接；所以，如果FPGA阵列承载的芯片是PCIE RC设备，那接口形态就是PCIE SLOT，如果是EP设备，那接口形态就是FINGER。
同源时钟/独立时钟区别：
PCIE协议定义，主机RC和从机设备，时钟源可以是同源也可以是独立的；同源时钟方案，PCIE控制器实现相对简单，但硬件连接上会多一组时钟信号；独立时钟方案，PCIE控制器实现相对复杂，需要通过数据信号和本地锁相环去恢复PCIE时钟，再进行采样；好处就是硬件少一组时钟信号；PCIE协会要求，标准的PCIE设备都是要支持独立/同源时钟方案，以应对各种PCIE组网情况。
2X8，4X4，1X16，描述的是设备为RC场景下，一个PCIE控制器可以实现的规格，2X8表示，1个控制器可以作为2个RC使用，每个RC 8条lane(PCIE总线位宽)；其他模式类似。
PCIE-SLOT，PCIE插槽连接器。
PCIE-FINGER，PCIE金手指连接器。
INT-MINISAS HD CONNECT，内部MINISAS-HD连接器。
EXT-MINISAS HD CONNECT，外部MINISAS-HD连接器。
本发明涉及一种通用型PCIE接口卡，用于芯片FPGA原型验证阶段PCIE接口逻辑功能验证，具体为利用主机领域通用的MINISAS-HD接口来承载PCIE高速信号，同时设计特有的时钟拓扑方案以满足PCIE总线同源/独立时钟场景验证需求，单板形态符合主机半高半长PCIE卡指标要求。该PCIE接口卡用于FPGA原型验证平台和主机服务器/PCIE从设备对接，组网形态为FPGA原型验证平台通过MINISAS-HD CABLE和PCIE接口卡对接，然后PCIE接口卡再和标准PCIE设备进行对接，从而完成验证组网搭建。
本发明还涉及一种用于芯片FPGA原型验证阶段PCIE总线接口验证的方法。具体表现为利用FPGA芯片现场可编程的特性，将芯片RTL代码转嫁到FPGA芯片上，同时利用PCIE接口子卡将FPGA原型验证平台(承载芯片RTL代码的硬件模块)和标准PCIE设备进行对接，通过FPGA的行为表象来测试验证芯片代码功能。
本发明还涉及一种用于芯片FPGA原型验证阶段PCIE总线接口验证的装置。具体表现为利用设计的通用型PCIE接口卡，完成FPGA原型验证平台(承载芯片RTL代码的硬件)和标准PCIE设备进行对接，从而组建PCIE高速总线接口验证环境。
本发明具体实现为利用服务器主机领域通用的MINISAS-HD接口设计针对芯片FPGA原型验证阶段的通用型PCIE验证子卡，子卡按照标准PCIE半高半长卡尺寸设计，同时设计特殊的数字信号链路拓扑以及时钟拓扑电路以满足绝大部分PCIE接口验证需求。该接口卡可直接插入服务器主机或直接和标准PCIE从设备进行对接，简要示意图如附图1所示。
如图1所示，本发明的PCIE接口卡包括：基板、MINISAS-HD数据接口(包括内部接口INT和外部接口EXT)、MINISAS-HD时钟接口(MINISAS-HD CLK)、插槽连接器(PCIE-SLOT)、金手指连接器(PCIE-FINGER)、本地时钟源、第一高速总线开关和第二高速总线开关；所述MINISAS-HD数据接口、MINISAS-HD时钟接口、插槽连接器、金手指连接器、本地时钟源均固定于所述基板上。所述MINISAS-HD数据接口、MINISAS-HD时钟接口连接第一高速总线开关，所述插槽连接器和金手指连接器均连接第二高速总线开关，所述第一高速总线开关和第二高速总线开关互连。
图2为本发明的PCIE接口卡的PCIE数据链路实现示意图。如图2所示，在实施例中，PCIE接口卡进一步包括两个彼此连接的高速总线开关，MINISAS-HD数据接口包括内部MINISAS-HD数据接口(INT-MINISAS-HD)和外部MINISAS-HD数据接口(EXT-MINISAS-HD)，所述内部MINISAS-HD数据接口或外部MINISAS-HD数据接口与高速总线开关1连接，并通过MINSAS-HD线缆连接外部FPGA原型验证平台。插槽连接器和金手指连接器分别连接高速总线开关2。根据业务场景需求选通其中一条通路，比如需要插入服务器机框的，多选用外部MINISAS-HD，不插入服务器机框的，多选用内部MINISAS-HD。所述高速总线开关有两种实现方式，即可以通过阻容叠焊盘模块实现或者使用高速总线开关芯片实现(如射频开关)，使用阻容叠焊盘阵列实现优势在于实现成本低，劣势在于需要根据实际PCIE接口验证场景去做BOM差异化设计；使用高速总线开关芯片优势在于BOM单一，管理成本低，劣势在于实现成本高，且需要额外的管理总线开销去配置总线开关。
图3为本发明的PCIE接口卡的PCIE时钟链路实现示意图。如图3所示，在实施例中，PCIE接口卡包括两个彼此连接的高速总线开关，MINISAS-HD数据接口以及本地时钟源模块。MINISAS-HD数据接口为内部MINISAS-HD数据接口，所述内部MINISAS-HD数据接口和本地时钟源与高速总线开关1连接，所述内部MINISAS-HD数据接口通过MINSAS-HD线缆连接外部FPGA原型验证平台。插槽连接器和金手指连接器连接高速总线开关2。
图4为本发明的PCIE 1X16 RC同源时钟场景DUT组网示意图。如图4所示，由于PCIE1X16 RC场景FPGA逻辑阵列是作为PCIE总线主设备，是对接PCIE总线从设备进行测试，故配置图1中的高速总线开关2选通PCIE SLOT接口，对接PCIE EP设备(图4中省略高速总线开关1、2，而是直接绘出选通结果示意)。同时，由于FPGA阵列是作为PCIE总线主机设备，不需要插入服务器中，故配置总线开关1选通INT MINISAS-HD 1-4接口，上游通过MINISAS-HD线缆连接FPGA阵列。同源时钟信号通过配置高速总线开关1，选通INT MINISAS-HD CLK接口作为信号源(接口通过MINISAS-HD线缆连接FPGA阵列，时钟信号最终来源于FPGA阵列PCIE同源时钟)，同时配置高速总线开关2选通PCIE SLOT接口作为信号负载最终连接PCIE EP设备。
图5为本发明的PCIE 1X16 RC独立时钟场景DUT组网示意图。如图5所示，由于PCIE1X16 RC场景FPGA逻辑阵列是作为PCIE总线主设备，是对接PCIE总线从设备进行测试，故配置总线开关2选通PCIE SLOT，对接PCIE EP设备(图中省略高速总线开关1、2，而是直接绘出选通结果示意)。同时，由于FPGA阵列是作为PCIE总线主机设备，不需要插入服务器中，故配置总线开关1选通INT MINISAS-HD 1-4接口，通过MINISAS-HD线缆对接FPGA阵列。独立时钟信号通过配置高速总线开关1，选通本地时钟源作为信号源，同时配置高速总线开关2选通PCIE SLOT接口作为信号负载最终连接PCIE EP设备。
图6为本发明的PCIE 2X8 RC同源时钟场景DUT组网示意图。如图6所示，包括两个PCIE接口子卡，每张PCIE接口子卡作为1个RC设备对接PCIE EP设备，同时每张PCIE接口子卡承载PCIE X8数据信号，故每张PCIE接口子卡只连接INT MINISAS-HD 1-2接口，通过MINISAS-HD线缆和FPGA阵列相连。其余配置和图4一致。
图7为本发明的PCIE 2X8 RC独立时钟场景DUT组网示意图。如图7所示，包括两个PCIE接口子卡，每张PCIE接口子卡作为1个RC设备对接PCIE EP设备，同时每张PCIE接口子卡承载PCIE X8数据信号，故每张PCIE接口子卡只连接INT MINISAS-HD 1-2接口，通过MINISAS-HD线缆和FPGA阵列相连。其余配置和图5一致。
图8为本发明的PCIE 1X16 EP同源时钟场景验证子卡结构示意图。如图8所示，由于PCIE 1X16 EP场景FPGA逻辑阵列是作为PCIE总线从设备，是对接PCIE总线主设备进行测试，故配置总线开关2选通PCIE FINGER，对接PCIE RC设备(图中省略高速总线开关1、2，而是直接绘出选通结果示意)。同时，由于FPGA阵列是作为PCIE总线从机设备，需要插入服务器中，故配置总线开关1选通EXT MINISAS-HD 1-2接口，通过MINISAS-HD线缆对接FPGA阵列。同源时钟信号通过配置高速总线开关2，选通PCIE FINGER作为信号源，同时配置高速总线开关1选通INT MINISAS-HD CLK接口作为信号负载最终连接FPGA阵列。
图9为本发明的PCIE 1X16 EP独立时钟场景验证子卡结构示意图。如图9所示，由于PCIE X16 EP场景FPGA逻辑阵列是作为PCIE总线从设备，是对接PCIE总线主设备进行测试，故配置总线开关2选通PCIE FINGER，对接PCIE RC设备(图中省略高速总线开关1、2，而是直接绘出选通结果示意)。同时，由于FPGA阵列是作为PCIE总线从机设备，需要插入服务器中，故配置总线开关1选通EXT MINISAS-HD 1-2接口，通过MINISAS-HD线缆对接FPGA阵列。独立时钟信号通过配置高速总线开关2，选通PCIE FINGER作为信号源。同时，由于在PCIE EP独立时钟场景下，作为PCIE RC设备本身自带时钟源，FPGA阵列也有自身的时钟源，这两者本身不存在同源的关系，故PCIE EP独立时钟场景不需要MINISAS-HD线缆连接FPGA阵列和PCIE接口卡INT MINISAS-HD CLK接口，时钟链路的高速总线开关1和高速总线开关2只需要配置保证接口卡设计的时钟拓扑不影响PCIE FINGER接口上的时钟信号即可。可以参考如下配置：配置时钟链路高速总线开关1，将前级时钟信号接到INT MINISAS-HD CLK接口(但不连线)，配置时钟链路高速总线开关2，将后级时钟信号接到PCIE SLOT接口(保证不影响PCIE FINGER接口信号即可)。
图10为本发明的PCIE 2X8 EP同源时钟场景验证子卡结构示意图。如图10所示，包括两个PCIE接口子卡，每张PCIE接口子卡作为1个EP设备对接PCIE RC设备，同时每张PCIE接口子卡承载PCIE X8数据信号，故每张PCIE接口子卡只连接EXT MINISAS-HD 1接口，通过MINISAS-HD线缆和FPGA阵列相连。其余配置和图8一致。
该子卡主要实现逻辑如下：
一、PCIE数据信号通路：
FPGA原型验证平台PCIE总线信号<->MINISAS-HD CABLE<->PCIE接口卡INT-MINISAS HD接口或者EXT-MINISAS HD接口<->高速总线开关1<->高速总线开关2<->PCIEFINGER接口或者PCIE SLOT接口<->友商标准PCIE设备；
二、PCIE时钟信号通路：
FPGA原型验证平台PCIE时钟信号<->MINISAS-HD CABLE<->高速总线开关1<->高速总线开关2<->PCIE FINGER接口或者PCIE SLOT接口<->友商标准PCIE设备；
该子卡可以覆盖验证场景有：
1)PCIE X16 RC同源/独立时钟模式；2)PCIE 2X8 RC同源/独立时钟模式；
3)PCIE 4X4 RC同源/独立时钟模式；4)PCIE X16 EP同源/独立时钟模式；5)PCIE2X8 EP同源/独立时钟模式；6)PCIE 4X4 EP同源/独立时钟模式等，具体验证组网见附图2-9(由于组网大部分类似，本发明只提出部分用于示意，其余组网场景可以类推)。
特别说明，本发明支持2种连接器及线缆方案和FPGA阵列互联，其一为INTMINISAS-HD接口及线缆方案，该接口目前已广泛适用于FPGA阵列片间互联，物料复用度高；其二为EXT MINISAS-HD接口及线缆方案(也可用SFP/QSFP等接口替代)，该类接口对比前者接插稳定性更高，插拔寿命更久，同时更为重要的是，可以和标准服务器结构件完美适配，不需要修改或破坏即可完成DUT组网搭建。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种用于芯片FPGA原型验证阶段的PCIE接口卡，其特征在于，包括：
基板、MINISAS-HD数据接口、MINISAS-HD时钟接口、插槽连接器、金手指连接器、本地时钟源、第一高速总线开关和第二高速总线开关；
所述MINISAS-HD数据接口、MINISAS-HD时钟接口、插槽连接器、金手指连接器、本地时钟源均固定于所述基板上；
所述MINISAS-HD数据接口以及MINISAS-HD时钟接口连接第一高速总线开关，所述插槽连接器和金手指连接器均连接第二高速总线开关，所述第一高速总线开关和第二高速总线开关互连。
2.根据权利要求1所述的一种用于芯片FPGA原型验证阶段的PCIE接口卡，其特征在于，
所述MINISAS-HD数据接口包括内部MINISAS-HD数据接口和外部MINISAS-HD数据接口，所述内部MINISAS-HD数据接口或外部MINISAS-HD数据接口与第一高速总线开关连接，所述内部MINISAS-HD数据接口或外部MINISAS-HD数据接口通过MINSAS-HD线缆连接外部FPGA原型验证平台。
3.根据权利要求1所述的一种用于芯片FPGA原型验证阶段的PCIE接口卡，其特征在于，
所述MINISAS-HD时钟接口为内部MINISAS-HD时钟接口，所述MINISAS-HD数据接口为内部MINISAS-HD数据接口，所述内部MINISAS-HD时钟接口和本地时钟源分别和第一高速总线开关连接，所述内部MINISAS-HD数据接口通过MINISAS-HD线缆连接外部FPGA原型验证平台。
4.根据权利要求2所述的一种用于芯片FPGA原型验证阶段的PCIE接口卡，其特征在于，
所述第一或第二高速总线开关为阻容叠焊盘模块或高速总线开关芯片。
5.一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，其特征在于，包括FPGA原型验证平台、根据权利要求1-4任一项所述的PCIE接口卡、标准PCIE EP/RC设备；所述FPGA原型验证平台和PCIE接口卡通过MINISAS-HD线缆连接，PCIE接口卡和标准PCIE EP/RC设备通过接插槽连接器/金手指连接器相连。
6.根据权利要求5所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足包括PCIE EP 1X16同源/独立时钟场景、PCIE EP 2X8同源/独立时钟场景、PCIERC 1X16同源/独立时钟场景、PCIE RC 2X8同源/独立时钟场景验证工作。
7.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 1X16同源时钟场景验证，其特征在于，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIE RC设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟信号负载，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通金手指连接器作为同源时钟信号源，连接标准PCIE RC设备。
8.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 1X16独立时钟场景验证，其特征在于，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIE RC设备；
由于是独立时钟，不需要对时钟信号第一高速总线开关和第二高速总线开关进行任何配置。
9.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE EP 2X8同源时钟场景验证，其特征在于，
所述PCIE接口卡有2个，配置方式相同，具体如下，
配置第一高速总线开关，选通外部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通金手指连接器作为信号负载连接标准PCIE RC设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟信号负载，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通金手指连接器作为同源时钟源，连接标准PCIE RC设备。
10.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 1X16同源时钟场景验证，其特征在于，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIE EP设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟源，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
11.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 1X16独立时钟场景验证，其特征在于，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIE EP设备；
配置第一高速总线开关，选通所述本地时钟源接口作为独立时钟源，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
12.根据权利要求6所述的一种用于芯片FPGA原型验证阶段的PCIE接口功能验证装置，可以满足PCIE RC 2X8同源时钟场景验证，其特征在于，
所述PCIE接口卡有2个，配置方式相同，具体如下，
配置第一高速总线开关，选通内部MINISAS-HD数据接口，通过MINISAS-HD线缆和FPGA阵列相连，配置所述第二高速总线开关选通接插槽连接器作为信号负载连接标准PCIE EP设备；
配置第一高速总线开关，选通内部MINISAS-HD时钟接口作为同源时钟源，所述内部MINISAS-HD时钟接口通过MINISAS-HD线缆连接FPGA阵列，配置所述第二高速总线开关选通接插槽连接器作为同源时钟信号负载，连接标准PCIE EP设备。
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Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929756A (zh) * 2012-10-28 2013-02-13 中国电子科技集团公司第十研究所 通用型高速并、串行总线开发验证平台
US20140164669A1 (en) * 2012-12-09 2014-06-12 Giovanni Coglitore Disaggregation of server components in a data center
CN104616574A (zh) * 2015-01-28 2015-05-13 山东华翼微电子技术股份有限公司 一种fpga可拆装且高速运行的验证开发板
CN204790995U (zh) * 2015-07-29 2015-11-18 浪潮电子信息产业股份有限公司 一种支持线缆扩展的pcie转接卡
CN204904151U (zh) * 2015-09-09 2015-12-23 浪潮电子信息产业股份有限公司 一种内置式转接卡
CN109190276A (zh) * 2018-09-14 2019-01-11 天津市滨海新区信息技术创新中心 Fpga原型验证系统
CN109308276A (zh) * 2018-10-08 2019-02-05 郑州云海信息技术有限公司 一种符合OCP标准的PCIe信号转接卡
CN208538119U (zh) * 2018-07-17 2019-02-22 深圳市同泰怡信息技术有限公司 基于机箱内部连接九个外部硬盘机柜的标准pcie卡
CN209674364U (zh) * 2019-04-12 2019-11-22 深圳市同泰怡信息技术有限公司 一种sas硬盘接口的pcie扩展卡
CN111027688A (zh) * 2019-10-21 2020-04-17 浙江省北大信息技术高等研究院 一种基于fpga的神经网络计算器生成方法及装置
CN111538693A (zh) * 2020-04-27 2020-08-14 中国科学院自动化研究所 Pcie总线扩展系统及方法
CN211293947U (zh) * 2019-11-27 2020-08-18 北京亚科鸿禹电子有限公司 一种fpga原型验证装置
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN113158612A (zh) * 2020-12-25 2021-07-23 成都卓源网络科技有限公司 一种原型验证平台的电路结构
CN214176363U (zh) * 2020-11-30 2021-09-10 飞腾信息技术有限公司 系统级仿真加速器验证环境用pcie设备板卡扩展连接装置
CN214311726U (zh) * 2020-11-13 2021-09-28 芯华章科技股份有限公司 一种用于原型验证的适配板
CN113760748A (zh) * 2021-07-30 2021-12-07 浪潮电子信息产业股份有限公司 一种fpga原型验证装置及方法
CN114115438A (zh) * 2020-08-31 2022-03-01 超聚变数字技术有限公司 一种fpga原型验证时钟装置
CN216017168U (zh) * 2021-09-23 2022-03-11 浙江省北大信息技术高等研究院 智能终端电路及设备
CN114519316A (zh) * 2021-12-30 2022-05-20 无锡亚科鸿禹电子有限公司 SoC混合验证方法

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929756A (zh) * 2012-10-28 2013-02-13 中国电子科技集团公司第十研究所 通用型高速并、串行总线开发验证平台
US20140164669A1 (en) * 2012-12-09 2014-06-12 Giovanni Coglitore Disaggregation of server components in a data center
CN104616574A (zh) * 2015-01-28 2015-05-13 山东华翼微电子技术股份有限公司 一种fpga可拆装且高速运行的验证开发板
CN204790995U (zh) * 2015-07-29 2015-11-18 浪潮电子信息产业股份有限公司 一种支持线缆扩展的pcie转接卡
CN204904151U (zh) * 2015-09-09 2015-12-23 浪潮电子信息产业股份有限公司 一种内置式转接卡
CN208538119U (zh) * 2018-07-17 2019-02-22 深圳市同泰怡信息技术有限公司 基于机箱内部连接九个外部硬盘机柜的标准pcie卡
CN109190276A (zh) * 2018-09-14 2019-01-11 天津市滨海新区信息技术创新中心 Fpga原型验证系统
CN109308276A (zh) * 2018-10-08 2019-02-05 郑州云海信息技术有限公司 一种符合OCP标准的PCIe信号转接卡
CN209674364U (zh) * 2019-04-12 2019-11-22 深圳市同泰怡信息技术有限公司 一种sas硬盘接口的pcie扩展卡
CN111027688A (zh) * 2019-10-21 2020-04-17 浙江省北大信息技术高等研究院 一种基于fpga的神经网络计算器生成方法及装置
CN211293947U (zh) * 2019-11-27 2020-08-18 北京亚科鸿禹电子有限公司 一种fpga原型验证装置
CN111538693A (zh) * 2020-04-27 2020-08-14 中国科学院自动化研究所 Pcie总线扩展系统及方法
CN114115438A (zh) * 2020-08-31 2022-03-01 超聚变数字技术有限公司 一种fpga原型验证时钟装置
CN214311726U (zh) * 2020-11-13 2021-09-28 芯华章科技股份有限公司 一种用于原型验证的适配板
CN214176363U (zh) * 2020-11-30 2021-09-10 飞腾信息技术有限公司 系统级仿真加速器验证环境用pcie设备板卡扩展连接装置
CN113158612A (zh) * 2020-12-25 2021-07-23 成都卓源网络科技有限公司 一种原型验证平台的电路结构
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN113760748A (zh) * 2021-07-30 2021-12-07 浪潮电子信息产业股份有限公司 一种fpga原型验证装置及方法
CN216017168U (zh) * 2021-09-23 2022-03-11 浙江省北大信息技术高等研究院 智能终端电路及设备
CN114519316A (zh) * 2021-12-30 2022-05-20 无锡亚科鸿禹电子有限公司 SoC混合验证方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
娄新磊;吕卫;宋垣;: "基于PCI Express总线的数字电视传送流发送/采集卡设计", 电视技术, no. 21, pages 31 - 34 *
陈定豪: ""应用RSR系统的CPCI接口模块设计"", 《中国优秀硕士学位论文全文数据库》, pages 1 - 78 *

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