CN102929756A - 通用型高速并、串行总线开发验证平台 - Google Patents

通用型高速并、串行总线开发验证平台 Download PDF

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本发明提出的一种通用型高速并、串行总线开发验证平台，旨在提供一种通用性强、集成度高、能够实现数据的高速采集、存储、传输、编码、回放或其它处理的总线开发验证平台。本发明通过下述技术方案予以实现：嵌入式处理器PowerPC通过CPCIE、CPCI接口与外部CPCIE、CPCI设备相连，用于对CPCIE/PCIE协议、CPCI/PCI协议的开发验证，同时通过SRIO接口与2个FPGA相连，用于SRIO总线的开发验证;2个FPGA之间通过PCIE、SRIO、FC相连，用于对FPGA间的高速串行SRIO、PCIE、FC总线开发验证及总线协议间的相互转换;FPGA通过FC接口、CPCIE、CPCI接口、SRIO接口与平台外部相应接口设备相连，实现基于FPGA的FC总线、CPCIE、CPCI、PCI及SRIO总线的开发验证。

Description

通用型高速并、串行总线开发验证平台
技术领域
本发明涉及一种适用于航空航天及地面通信设备中，实现数据的高速采集、存储、传输、编码、回放等功能。高速总线通常指传输速度在200MB/s以上的通用型高速并行、串行总线开发验证平台。
背景技术
目前，高光谱成像仪、高分辨率合成孔径雷达、高清晰度光电传感器等地面测绘设备，产生包含载荷数据、遥测信息、语音信息等在内的高速数据流，其载荷数据率高达数百Mbps到数Gbps，迫切需要引入高速总线技术，以解决数据的高速传输问题。
现有高速总线技术开发验证平台通常利用个人计算机（PC机）的PCI/PCIX插槽，采用外扩基于PCI/PCIX总线的转换卡，实现某种总线功能，如PCI->FC卡、PCI->RS485卡等，这种方式不足之处在于，PC机功耗大(≥70W)、体积大(40×40×15cm)、重量大(≥10kg)、)、工作温度窄(0-500°c、抗震能力差，而且不适合在空间受限的复杂环境中使用。因而高速总线开发验证平台转向嵌入式系统发展，与基于PC机的总线开发验证方式相比，嵌入式总线开发平台具有功耗小、体积小、重量小的优点。而一般的嵌入开总线开发平台，通常只是针对某种或某几种总线，往往不够全面，不能对目前主流的高速总线做一个系统性的概括，不能进行对比性试验，且通用性、兼容性较差。  
发明内容
本发明的任务是针对现有总线开发验证技术存在的不足，提供一种通用性强、兼容性好、功能完备，能够实现高速采集、存储、传输、编码、回放或其它处理的通用型高速并、串行总线开发验证平台。
本发明提出的一种通用型高速并、串行总线开发验证平台，通过下述技术方案予以实现：所述总线开发验证平台包括，一个用于对CPCIE/PCIE协议和CPCI/PCI协议开发验证的嵌入式处理器PowerPC，其特征在于，嵌入式处理器PowerPC通过CPCIE、CPCI接口与外部CPCIE、CPCI设备相连，用于对CPCIE/PCIE协议、CPCI/PCI协议的开发验证，同时通过SRIO接口与2个FPGA相连，用于SRIO总线的开发验证;2个FPGA之间通过PCIE、SRIO、FC相连，用于对FPGA间的高速串行SRIO、PCIE、FC总线开发验证及总线协议间的相互转换; FPGA通过FC接口、CPCIE、CPCI接口、SRIO接口与平台外部相应接口设备相连，实现基于FPGA的FC总线、CPCIE、CPCI、PCI及SRIO总线的开发验证;FPGA扩展保留了SATA接口，用于对高速存储总线SATA及SAS的开发验证，且PowerPC与2个FPGA均含有与平台外网络连接的网络接口，其中，PowerPC为嵌入式处理器，FPGA为可编程逻辑门阵列，FC为光纤接口，UART为串口，RGMII,SGMII为网络接口，CPCI/PCI为并行总线， CPCIE/PCIE为高速串行总线 ，SATA及SAS为串行存储接口，CPCI、PCI均指PCI协议，CPCIE、PCIE均指PCIE总线协议，CPCI总线为PCI总线的机械特性加强版，CPCIE总线为PCIE总线的机载特性加强版。
本发明相比于现有技术具有如下有益效果。
兼容性好：本发明在设计上兼容了目前常见的主流高速总线技术，兼容高速并行总线CPCI/PCI，支持32位/33M、32位/66M、64位/33M、64位/66M通信方式，兼容串行总线CPCIE/PCIE，增强了CPCI/PCI总线的兼容性。支持1X、4X、8X通路通信方式，支持的PCIE总线传输速度为2.5Gbps、5.0Gbps，平台可作为PCIE总线的根联合体或节点，增强了串行总线CPCIE/PCIE总线的兼容性;兼容串行总线FC协议，支持1X、4X通路通信方式，速度为2Gbps、4Gbps;兼容串行总线SRIO协议，支持1X、4X通路通信方式，速度为1.25Gbps、2.5Gbps、3.125Gbps、6.25Gbps;兼容网络RGMII、SGMII通信方式，支持速度为10M/100M/1000Mbps;平台不仅支持高速传输协议，还扩展保留了SATA接口，用于对高速串行存储协议SATA、SAS的开发验证。
协议转换：本发明集成了多路FC、SRIO、CPCIE/PCIE、CPCI/PCI、千兆网等高速数据接口和丰富的外围总线接口，可实现上述总线协议间的转换，可以作为数据交换板，实现与其它模块的高速数据传输。平台支持高速的并行总线CPCI接口、串行总线CPCIE、FC、SRIO接口，以及网络RGMII、SGMII接口，支持的低速总线接口CAN、SPI、UART等，增加了平台与其它设备的互连互通特性。且不用PCIE、SRIO等协议交换芯片，实现交换芯片功能，可实现对FC、PCIE、SRIO、RGMII、SGMII以及PCI总线协议间的相互转换。
功能完备、具有良好的通用性：平台同时具备并行总线CPCI接口以及串行总线CPCIE接口，即同时支持并行总线CPCI/PCI协议、以及串行总线CPCIE/PCIE协议，增强了总线开发验证平台的通用性。由于本发明包含了现有高速、主流总线技术如并行总线CPCI/PCI、串行总线CPCIE/PCIE、FC、SRIO、SGMII，能够对总线技术做对比性验证和实现地面通信设备数据的高速采集、存储、传输、编码、回放或其它处理。平台采用高性能的嵌入式处理器PowerPC结合FPGA，实现了各种高速总线的开发及验证和数据的高速传输和信号或数据处理;平台预留的SATA接口，可实现SATA、SAS协议存储，实现高速存储。
本发明操作系统选择开源linux系统，FPGA内的各种通信接口主要基于VHDL或Verilog逻辑语言实现，可轻松实现总线协议的升级，避免了对国外同等技术的依赖。
附图说明
下面结合附图和实施进一步说明本发明。
图1是本发明通用型高速并行、串行总线开发验证平台的框图。
图中：PowerPC为嵌入式处理器，FPGA为可编程逻辑门阵列，FC为光纤接口，UART为串口，RGMII、SGMII为网络接口，CPCI/PCI为并行总线， CPCIE/PCIE为高速串行总线，SATA为串行存储接口。
具体实施方式
参阅图1。在以下描述的实施例中，由于CPCI总线为PCI总线的机械特性加强版，支持的协议仍为PCI协议;CPCIE总线为PCIE总线的机载特性加强版，支持的协议仍为PCIE协议，因此，若无特殊说明，CPCI、PCI均指PCI协议，CPCIE、PCIE均指PCIE总线协议。
所述通用、高速并行、串行总线开发验证平台主要由嵌入式处理器PowerPC和2片FPGA组成。PowerPC通过CPCIE、CPCI接口，与总线开发验证平台外部CPCIE、CPCI设备相连，用于对CPCIE/PCIE协议、CPCI/PCI协议的开发验证; 总线开发验证平台内部嵌入式处理器PowerPC通过SRIO接口与2个FPGA相连，用于SRIO总线的开发验证;2个FPGA之间通过PCIE、SRIO、FC相连，用于对FPGA间的高速串行SRIO、PCIE、FC总线开发验证及总线协议间的相互转换;FPGA通过FC接口、CPCIE、CPCI接口、SRIO接口与总线开发验证平台外部相应接口设备相连，可实现基于FPGA的FC总线、CPCIE、CPCI、PCI及SRIO总线的开发验证。FPGA扩展保留了SATA接口，用于对高速存储总线SATA及SAS的开发验证。总线开发验证平台内产PowerPC与2个FPGA均含有网络接口实现与平台外的网络连接，支持的网络通信类型有RGMII、SGMII。平台同时具备并行总线CPCI接口以及串行总线CPCIE接口，即同时支持并行总线CPCI/PCI协议、以及串行总线CPCIE/PCIE协议，增强了总线开发验证平台的通用性。平台同时具备并行总线CPCI接口以及串行总线CPCIE接口，即同时支持并行总线CPCI/PCI协议、以及串行总线CPCIE/PCIE协议，增强了总线开发验证平台的通用性。
以下按总线接口和平台先外部接口，后内部接口的顺序，逐一介绍开发验证平台的实施方式。
嵌入式处理器PowerPC通过SRIO接口分别相连2个FPGA， PowerPC的高速并行总线CPCI/PCI接口支持PCI协议32b/33M、32b/66M,可支持的PCI协议版本为2.3，支持I/O空间的单次读写，配置空间的单次读写，以及映射内存空间的单次和突发读写方式。PowerPC可作为CPCI/PCI的主设备，管理与分配PCI从设备的中断。嵌入式处理器PowerPC通过标准的CPCI接插件实现与其它CPCI设备的互连，从而实现了嵌入式处理器PowerPC的高速并行总线CPCI/PCI协议。由于所采用的嵌入式处理器PowerPC的PCI接口为32位，故PowerPC的PCI信号均接到CPCI接插件的32位接口信号上，CPCI的64位通信方式在基于FPGA的CPCI/PCI总线逻辑上实现。
PowerPC的高速串行总线CPCIE/PCIE接口实现。PowerPC的串行总线CPCIE/PCIE接口共有5个通路lane,其中的一个只能配置为单通路方式1X,另4个可以配置为单通路1X或多通路方式4X,可支持的PCIE协议版本为1.1，即支持的速度为2.5Gbps，每一个PCIE端口可作为根结合体root complex或是节点End Point, 通过标准的CPCIE接插件实现 与其它CPCIE设备的互连。
开发验证平台含有嵌入式处理器，可以作为CPCIE/PCIE的主板或外设板。由于PowerPC中内嵌的串行转变器SerDes是PCIE与SRIO协议共用的，因此，SRIO总线协议也通过CPCIE接插件实现了与外部通信。
嵌入式处理器PowerPC的网络RGMII，SGMII接口实现。嵌入式处理器PowerPC可支持4路10M/100M/1000Mbps网络接口，支持的通信方式为RMII，SMII，RGMII，SGMII。保留的2路网络接口，一路以RGMII通信方式，另一路以SGMII通信方式，通过网络物理层芯片与网络接口RJ45相连，实现平台与外部的10M/100M/1000Mbps自适应网络通信。
嵌入式处理器PowerPC的其它接口实现。PowerPC主要用于高速并行总线CPCI/PCI、高速串行总线CPCIE/PCIE、网络RGMII/SGMII的开发验证，其它的通信接口如UART、SPI、GPIO均通过接插件引出，以增强平台的测试性及兼容性。
嵌入式处理器PowerPC与FPGA通过SRIO接口实现互连。在FPGA内实现各种高速串行总线协议主要是利用FPGA内的高速串行收发器GTX实现总线协议。嵌入式处理器中的串化器/解串器（SerDes）为PCIE和SRIO共用，通过将FPGA中的GTX引脚连接到平台的CPCIE接插件上，即实现PowerPC与FPGA之间的SRIO通信，亦可实现PCIE协议。
FPGA的高速串行光纤总线FC接口实现。在每个FPGA内利用高速串行收发器GTX实现FC总线协议，可选用2个GTX，实现双通路的FC接口，这样，平台共有4个FC接口，利用一个4X FC接插件，实现与外部数据交互。
FPGA的高速串行总线CPCIE/PCIE接口实现。在FPGA内含有PCIE总线的节点End Point硬核，可利用此PCIE硬核实现CPCIE/PCIE总线协议，通过平台提供的标准CPCIE接插件实现与外部数据交互。
FPGA的高速并行总线CPCI/PCI接口实现。在FPGA内根据PCI协议的电平选择特定的Bank，将管脚引到平台提供的标准接插件CPCI连接器上，即实现了FPGA与外部的基于CPCI/PCI总线的64位宽通信方式。由于CPCI/PCI协议64位通信方式兼容32位通信方式，且在A.1中实现的基于PowerPC的CPCI/PCI总线协议也是通过CPCI连接器与外部连接，即通过CPCI连接器的中转，平台也实现了板内PowerPC与FPGA基于CPCI/PCI总线协议的通信方式。FPGA可配置为CPCI/PCI总线的主设备或从设备。
FPGA的网络SGMII接口实现。在FPGA中含有网络的EMAC硬核，可利用此硬核，实现FPGA的网络SGMII通信方式，FPGA的EMAC硬核通过与网络物理层芯片相连，接到RJ45接口，实现与外部网络通信功能。
FPGA的高速串行SATA存储接口实现。FPGA的高速串行收发器GTX不仅可以实现串行通信总线协议，还可以实现串行存储总线协议，在总线开发验证平台上，每个FPGA保留了2个SATA存储接口，用于对存储总线SATA及SAS的开发验证。
FPGA之间的高速串行总线接口实现。FPGA之间基于GTX实现SRIO总线、PCIE总线、FC总线协议，实现FPGA之间的总线通信或是总线协议转换。
FPGA的其它接口实现。在FPGA保留了SPI、CAN、RS232等低速总线，以保持对此类总线的兼容性，同时，还保留了LED灯，GPIO等，以利于FPGA的开发验证，增强平台的测试性。
以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到将整个高速总线开发验证平台的部分器件型号更换，或增加、减少本发明中涉及到的部分应用程序，故这些都应涵盖在本发明的包含范围之内，因此，本发明的保护范围应该以权利要求书的保护范围为准。 

Claims (10)

1.一种通用型高速并、串行总线开发验证平台，具有如下技术特征，用于对CPCIE/PCIE协议和CPCI/PCI协议开发验证的嵌入式处理器PowerPC，通过CPCIE、CPCI接口与外部CPCIE、CPCI设备相连，用于对CPCIE/PCIE协议、CPCI/PCI协议的开发验证，同时通过SRIO接口与2个FPGA相连，用于SRIO总线的开发验证;2个FPGA之间通过PCIE、SRIO、FC相连，用于对FPGA间的高速串行SRIO、PCIE、FC总线开发验证及总线协议间的相互转换; FPGA通过FC接口、CPCIE、CPCI接口、SRIO接口与平台外部相应接口设备相连，实现基于FPGA的FC总线、CPCIE、CPCI、PCI及SRIO总线的开发验证;FPGA扩展保留了SATA接口，用于对高速存储总线SATA及SAS的开发验证，且PowerPC与2个FPGA均含有与平台外网络连接的网络接口，其中，PowerPC为嵌入式处理器，FPGA为可编程逻辑门阵列，FC为光纤接口，UART为串口，RGMII,SGMII为网络接口，CPCI/PCI为并行总线， CPCIE/PCIE为高速串行总线 ，SATA及SAS为串行存储接口，CPCI、PCI均指PCI协议，CPCIE、PCIE均指PCIE总线协议，CPCI总线为PCI总线的机械特性加强版，CPCIE总线为PCIE总线的机载特性加强版。
2.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，PowerPC的高速并行总线CPCI/PCI接口通过标准的CPCI接插件实现与其它CPCI设备的互连，支持PCI协议32b/33M、32b/66M,可支持的PCI协议版本为2.3，支持I/O空间的单次读写，配置空间的单次读写，以及映射内存空间的单次和突发读写方式。
3.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，嵌入式处理器PowerPC的PCI接口为32位，PCI信号接至CPCI接插件的32位接口信号上，CPCI的64位通信方式在基于FPGA的CPCI/PCI总线逻辑上实现。
4.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，PowerPC的串行总线CPCIE/PCIE接口有5个通路(lane),其中的一个只能配置为单通路方式1X,另4个可以配置为单通路1X或多通路方式4X,支持的PCIE协议版本为1.1，即支持的速度为2.5Gbps，每一个PCIE端口可作为根结合体root complex或是节点End Point, 通过标准的CPCIE接插件实现与其它CPCIE设备的互连。
5.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，嵌入式处理器PowerPC支持4路10M/100M/1000Mbps网络接口，支持的通信方式为RMII、SMII、RGMII和SGMII，保留的2路网络接口，一路以RGMII通信方式，另一路以SGMII通信方式，通过网络物理层芯片与网络接口RJ45相连，实现平台与外部的10M/100M/1000Mbps自适应网络通信。
6.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA内实现各种高速串行总线协议主要是利用FPGA内的高速串行收发器GTX实现总线协议，通过将FPGA中的GTX引脚连接到平台的CPCIE接插件上，即实现PowerPC与FPGA之间的SRIO通信，亦可实现PCIE协议。
7.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在每个FPGA内利用高速串行收发器GTX实现FC总线协议，用2个GTX，实现双通路的FC接口，共有4个FC接口，利用一个4X FC接插件，实现与外部数据交互。
8.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA内含有PCIE总线的节点End Point硬核，可利用此PCIE硬核实现CPCIE/PCIE总线协议，通过平台提供的标准CPCIE接插件实现与外部数据交互。
9.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA实现高速并行总线CPCI/PCI协议，在FPGA内根据PCI协议的电平选择特定的Bank，将管脚引到平台提供的标准接插件CPCI连接器上，即实现了FPGA与外部的基于CPCI/PCI总线的64位宽通信方式。
10.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，FPGA之间基于GTX实现SRIO总线、PCIE总线、FC总线协议，实现FPGA之间的总线通信或是总线协议转换。
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