CN104714910A - 自适应配置pcie总线接口的方法和系统 - Google Patents
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Abstract
本发明涉及一种自适应配置PCIE总线接口的方法和系统。所述方法，包括以下步骤：读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值；根据所述逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取逻辑值所对应的速度值，以及根据所述速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取所述速度值所对应的标识值；将所述标识值写入到Flash区域的指定地址中。上述自适应配置PCIE总线接口的方法和系统，根据逻辑值得到速度值，再得到对应的标识值，打包一次Flash Image固件即可针对同一主板搭配不同底板所引起的PCIE接口速度不一样，实现动态配置，不需反复对Flash Image固件打包，效率高，且提高了主板与底板配置的灵活性及兼容性。
Description
技术领域
本发明涉及总线接口配置领域，特别是涉及一种自适应配置PCIE总线接口的方法和系统。
背景技术
工控行业的产品需要搭配各种底板，以支持各种PCIE（Peripheral ComponentInterconnect Express，最新外围组件互连）插槽的接口，比如PCIE X1，PCIE X4，PCIE X8，PCIE X16等，其中，PCIE是最新的总线和接口标准，是由英特尔提出的，主要优势就是数据传输速率高。为兼容各种接口的PCIE设备，使得在各种底板中正常工作，需要硬件或软件提供相应的识别方法。传统的Intel ICH（I/Ocontroller Hub，输入/输出控制器中心）系列平台通过ICH南桥中的两个Strap PIN（配置引脚）实现兼容多种设备。传统的PCH（Platform Controller Hub）系列平台采用由Intel专门开发的打包Flash Image固件的工具：FITC（Flash镜像制作工具）来进行配置。通过FITC配置后，然后打包生成新的Flash Image固件，烧录进Flash ROM即可。
然而对于PCH系列平台传统的配置方式，若芯片组支持多种配置，如PCIEX1、PCIE X2、PCIE X4或PCIE X1与PCIE X4的结合等，均需使用FITC工具，重新配置PCIE设定项，重新打包Flash Image固件，重新烧录，如此反复，效率低，且无法保证系统的灵活性及兼容性。
发明内容
基于此，有必要针对PCH系列平台传统的配置方式中需反复打包FlashImage固件并重新烧录导致效率低的问题，提供一种效率高的自适应配置PCIE总线接口的方法。
此外，还有必要提供一种效率高的自适应配置PCIE总线接口的系统。
一种自适应配置PCIE总线接口的方法，包括以下步骤：
读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值；
根据所述逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取所述逻辑值所对应的速度值，以及根据所述速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取所述速度值所对应的标识值；
将所述标识值写入到Flash区域的指定地址中。
在其中一个实施例中，在所述读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值的步骤之前，所述方法还包括：
预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。
在其中一个实施例中，在所述将所述标识值写入到Flash区域的指定地址中的步骤之前，所述方法还包括：
判断Flash区域的指定地址中内容是否为所述速度值所对应的标识值，若是，则结束，若否，则将所述标识值写入到所述Flash区域的指定地址。
在其中一个实施例中，所述Flash区域的指定地址为0124h。
在其中一个实施例中，所述速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。
一种自适应配置PCIE总线接口的系统，包括：
读取模块，用于读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值；
获取模块，用于根据所述逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取所述逻辑值所对应的速度值，以及根据所述速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取所述速度值所对应的标识值；
写入模块，用于将所述标识值写入到Flash区域的指定地址中。
在其中一个实施例中，所述系统还包括：
预配置模块，用于在所述读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值之前，预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。
在其中一个实施例中，所述系统还包括：
判断模块，用于判断Flash区域的指定地址中内容是否为所述速度值所对应的标识值，若是，则结束；
所述写入模块用于在判断出Flash区域的指定地址中内容不为所述速度值所对应的标识值时，将所述标识值写入到所述Flash区域的指定地址。
在其中一个实施例中，所述Flash区域的指定地址为0124h。
在其中一个实施例中，所述速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。
上述自适应配置PCIE总线接口的方法和系统，通过将一个或多个通用输入输出接口构成速度选择器，读取该速度选择器的逻辑值，根据逻辑值与速度值的配置关系，得到相应的速度值，并根据速度值得到表示该速度值所对应的标识值，并将标识值写入指定地址中，如此打包一次Flash Image固件，即可针对同一主板搭配不同底板所引起的PCIE接口速度不一样，实现动态配置，不需反复对Flash Image固件打包，效率高，且提高了主板与底板配置的灵活性及兼容性。
附图说明
图1为一个实施例中自适应配置PCIE总线接口的方法的流程图；
图2为另一个实施例中自适应配置PCIE总线接口的方法的流程图；
图3为一个实施例中自适应配置PCIE总线接口的系统的结构框图；
图4为另一个实施例中自适应配置PCIE总线接口的系统的结构框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1为一个实施例中自适应配置PCIE总线接口的方法的流程图。该自适应配置PCIE总线接口的方法，包括以下步骤：
步骤102，读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值。
具体的，通用输入输出接口（General Purpose Input Output，简称GPIO）的种类很多，本实施例中，采用GPIO68实现，但不限于此，只要是可软件编程的IO接口都可以。
该速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。例如，速度选择器由1个通用输入输出接口构成，则实现PCIE的速度选择最多为21=2种；速度选择器由3个通用输入输出接口构成，则实现PCIE的速度选择最多为23=8种。因此，可根据速度选择的最多种配置相应的GPIO的数量。
步骤104，根据该逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取该逻辑值所对应的速度值，以及根据该速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取该速度值所对应的标识值。
在该读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值的步骤之前，预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。进一步，还可创建第一关系表和第二关系表，将逻辑值与速度值的配置关系存储在第一关系表中，获取到逻辑值后从第一关系表中查找得到对应的速度值；将速度值与表示速度值的标识值之间的对应关系存储在第二关系表中，获取到速度值后从第二关系表中查找得到对应的标识值；或者根据逻辑值与速度值之间的配置关系生成第一配置文件，获取到逻辑值后从第一配置文件中查找到对应的速度值，根据速度值与表示速度值的标识值之间的对应关系生成第二配置文件，获取到速度值后从第二配置文件中查找到对应的标识值。通过关系表或配置文件查找对应的速度值及标识值，效率较高。
例如，一个GPIO的逻辑值可为1或0，可预先设定逻辑值为1时，对应表示PCIE接口支持2个PCIE X4速度值，逻辑值为0，对应表示PCIE接口支持8个PCIE X1。其中，PCIE X1单向传输带宽可达到250MB/s（兆字节/秒）。
例如，选用3个GPIO，可实现8种组合，相应可实现8种PCIE速度组合的配置，下述配置不是唯一的，可根据实际需求进行配置。定义如下：
逻辑值000代表PCIE接口速度值为8个PCIE X1；
逻辑值001代表PCIE接口速度值为前面为1个PCIE X4，后面为4个PCIEX1；
逻辑值010代表PCIE接口速度值为前面为4个PCIE X1，后面为1个PCIEX4；
逻辑值011代表PCIE接口速度值为前面为2个PCIE X2，后面为4个PCIEX1；
逻辑值100代表PCIE接口速度值为4个X2；
逻辑值101代表PCIE接口速度值为前面为1个PCIE X4，后面为2个PCIEX2；
逻辑值110代表PCIE接口速度值为前面为4个PCIE X1，后面为2个PCIEX2；
逻辑值111代表PCIE接口速度值为2个PCIE X4。
同理，需要实现更多种速度的组合，可相应增加GPIO数量。
同样，可设置PCIE接口速度值为8个PCIE X1所对应的表示速度值的标识值为80h，速度值为2个PCIE X4所对应的表示速度值的标识值为8fh。
步骤106，将该标识值写入到Flash区域的指定地址中。
具体的，在FITC软件工具配置生成的Flash Image，根据PCH平台SPI（SerialPeripheral Interface，串行外设接口）编程规范的说明，其有固定结构，总共被分成5个区，具体如表1所示。
表1
其中，PCIE接口的配置反映在第0区，即Descriptor Region（描述区），它一般位于整个Flash区域的最开始端，0～OFFH这4KB空间，PCIE接口的配置具体反映在该4KB空间的0124h地址。例如，可预先配置，当0124h中的值为80h时，代表PCIE接口的速度值为8个PCIE X1；0124h中的值为8fh时，代表PCIE接口的速度为2个PCIE X4；当0124h中的值为83h时，代表PCIE接口的速度值为前面1个PCIE X4和后面4个PCIE X1；当0124h中的值为8ch时，代表PCIE接口的速度值为前面4个PCIE X1和后面1个PCIE X4。表1中BIOS是基本输入输出接口，Gbe为Intel集成1000/100/10兆网卡。
在一个实施例中，Flash区域的指定地址为0124h。则上述自适应配置PCIE总线接口的方法包括：判断GPIO当前的逻辑值，根据该逻辑值确定所对应的PCIE的速度值，再根据该速度值确定所对应的表示该速度值的标识值；判断此时0124h地址空间中的值是否为该速度值所对应的标识值，若不是，则需将0124h地址空间中的值修改为该速度值所对应的标识值，若是，则不需修改。
上述自适应配置PCIE总线接口的方法，通过将一个或多个通用输入输出接口构成速度选择器，读取该速度选择器的逻辑值，根据逻辑值与速度值的配置关系，得到相应的速度值，并根据速度值得到表示该速度值所对应的标识值，并将标识值写入指定地址中，如此打包一次Flash Image固件即可针对同一主板搭配不同底板所引起的PCIE接口速度不一样，实现动态配置，不需反复对FlashImage固件打包，效率高，且提高了主板与底板配置的灵活性及兼容性。
图2为另一个实施例中自适应配置PCIE总线接口的方法的流程图。图2中自适应配置PCIE总线接口的方法，包括以下步骤：
步骤202，预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。
步骤204，读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值。
步骤206，根据该逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取该逻辑值所对应的速度值，以及根据该速度值从预先建立的速度值与表示速度值的标识值之间的对应关系，获取速度值所对应的标识值。
步骤208，判断Flash区域的指定地址中内容是否为该速度值所对应的标识值，若是，则结束，若否，执行步骤210。
步骤210，将该标识值写入到Flash区域的指定地址中。
通过判断Flash区域的指定地址中内容是否为速度值所对应的标识值，若是，则不需再写入，减少写入次数，延长Flash的使用寿命。
例如，预先设定逻辑值为1时，对应表示PCIE接口支持2个PCIE X4速度值，逻辑值为0，对应表示PCIE接口支持8个PCIE X1；0124h中的标识值为80h时，代表PCIE接口的速度值为8个PCIE X1；0124h中的标识值为8fh时，代表PCIE接口的速度为2个PCIE X4。首先读取当前通用输入输出接口的逻辑值，若此时逻辑值为0，根据预先设定的逻辑值与速度值的对应关系可知，该逻辑值0所对应代表的速度为8个PCIE X1，而根据预先设定的速度值与表示速度值的标识值之间的对应关系可知，此时的标识值应为8fh；判断当前Flash区域的指定地址0124H中的值是否为8fh，若不是，则将8fh写入0124H地址空间中。
图3为一个实施例中自适应配置PCIE总线接口的系统的结构框图。该自适应配置PCIE总线接口的系统，包括读取模块320、获取模块340和写入模块360。其中：
读取模块320用于读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值。
该速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。例如，速度选择器由1个通用输入输出接口构成，则实现PCIE的速度选择最多为21=2种；速度选择器由3个通用输入输出接口构成，则实现PCIE的速度选择最多为23=8种。因此，可根据速度选择的最多种配置相应的GPIO的数量。
获取模块340用于根据该逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取该逻辑值所对应的速度值，以及根据该速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取该速度值所对应的标识值。
写入模块360用于将该标识值值写入到Flash区域的指定地址中。具体的，该Flash区域的指定地址为0124h。上述自适应配置PCIE总线接口的系统，通过将一个或多个通用输入输出接口构成速度选择器，读取该速度选择器的逻辑值，根据逻辑值与速度值的配置关系，得到相应的速度值，并根据速度值得到表示该速度值所对应的标识值，并将标识值写入指定地址中，如此打包一次FlashImage固件即可针对同一主板搭配不同底板所引起的PCIE接口速度不一样，实现动态配置，不需反复对Flash Image固件打包，效率高，且提高了主板与底板配置的灵活性及兼容性。
图4为另一个实施例中自适应配置PCIE总线接口的系统的结构框图。该自适应配置PCIE总线接口的系统，除了包括读取模块320、获取模块340和写入模块360，还包括预配置模块310和判断模块350。其中：
预配置模块310用于在该读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值之前，预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。进一步，预配置模块310还可创建第一关系表和第二关系表，将逻辑值与速度值的配置关系存储在该第一关系表中，获取到逻辑值后从关系表中查找得到对应的速度值；将速度值与表示速度值的标识值之间的对应关系存储在第二关系表中，获取到速度值后从第二关系表中查找得到对应的标识值；或者根据逻辑值与速度值之间的配置关系生成第一配置文件，获取到逻辑值后从第一配置文件中查找到对应的速度值，根据速度值与表示速度值的标识值之间的对应关系生成第二配置文件，获取到速度值后从第二配置文件中查找到对应的标识值。通过关系表或配置文件查找对应的速度值及标识值，效率较高。
判断模块350用于判断Flash区域的指定地址中内容是否为该速度值所对应的标识值，若是，则结束；
该写入模块360用于在判断出Flash区域的指定地址中内容不为该速度值所对应的标识值时，将该标识值写入到该Flash区域的指定地址。
通过判断Flash区域的指定地址中内容是否为速度值所对应的标识值，若是，则不需再写入，减少写入次数，延长Flash的使用寿命。
在一个实施例中，Flash区域的指定地址为0124h。则上述自适应配置PCIE总线接口的系统中读取模块320判断GPIO当前的逻辑值，获取模块340根据该逻辑值确定所对应的PCIE的速度值，以及根据速度值确定表示该速度值的标识值；判断模块350判断此时0124h地址空间中的值是否为该速度值所对应的标识值，若不是，则写入模块360需将0124h地址空间中的值改为该速度值所对应的标识值，若是，则不需修改。
例如，预配置模块310预先设定逻辑值为1时，对应表示PCIE接口支持2个PCIE X4速度值，逻辑值为0，对应表示PCIE接口支持8个PCIE X1；0124h中的标识值为80h时，代表PCIE接口的速度值为8个PCIE X1；0124h中的标识值为8fh时，代表PCIE接口的速度为2个PCIE X4。读取模块320读取当前通用输入输出接口的逻辑值，若此时逻辑值为0，获取模块340根据预配置模块310预先设定的逻辑值与速度值的对应关系以及速度值与表示速度值的标识值之间的对应关系，确定此时的标识值应为8fh；判断模块350判断当前Flash区域的指定地址0124H中的值是否为8fh，若不是，则由写入模块360将8fh写入0124H地址空间中。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体（Read-Only Memory，ROM）或随机存储记忆体（Random Access Memory，RAM）等。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种自适应配置PCIE总线接口的方法，包括以下步骤：
读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值；
根据所述逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取所述逻辑值所对应的速度值，以及根据所述速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取所述速度值所对应的标识值；
将所述标识值写入到Flash区域的指定地址中。
2.根据权利要求1所述的自适应配置PCIE总线接口的方法，其特征在于，在所述读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值的步骤之前，所述方法还包括：
预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。
3.根据权利要求1所述的自适应配置PCIE总线接口的方法，其特征在于，在所述将所述标识值写入到Flash区域的指定地址中的步骤之前，所述方法还包括：
判断Flash区域的指定地址中内容是否为所述速度值所对应的标识值，若是，则结束，若否，则将所述标识值写入到所述Flash区域的指定地址。
4.根据权利要求1所述的自适应配置PCIE总线接口的方法，其特征在于，所述Flash区域的指定地址为0124h。
5.根据权利要求1所述的自适应配置PCIE总线接口的方法，其特征在于，所述速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。
6.一种自适应配置PCIE总线接口的系统，其特征在于，包括：
读取模块，用于读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值；
获取模块，用于根据所述逻辑值从预先建立的逻辑值与速度值之间的配置关系中，获取所述逻辑值所对应的速度值，以及根据所述速度值从预先建立的速度值与表示速度值的标识值之间的对应关系中，获取所述速度值所对应的标识值；
写入模块，用于将所述标识值写入到Flash区域的指定地址中。
7.根据权利要求6所述的自适应配置PCIE总线接口的系统，其特征在于，所述系统还包括：
预配置模块，用于在所述读取由一个或多个通用输入输出接口构成的速度选择器的逻辑值之前，预先建立逻辑值与速度值之间的配置关系，以及预先建立速度值与表示速度值的标识值之间的对应关系。
8.根据权利要求6所述的自适应配置PCIE总线接口的系统，其特征在于，所述系统还包括：
判断模块，用于判断Flash区域的指定地址中内容是否为所述速度值所对应的标识值，若是，则结束；
所述写入模块用于在判断出Flash区域的指定地址中内容不为所述速度值所对应的标识值时，将所述标识值写入到所述Flash区域的指定地址。
9.根据权利要求6所述的自适应配置PCIE总线接口的系统，其特征在于，所述Flash区域的指定地址为0124h。
10.根据权利要求6所述的自适应配置PCIE总线接口的系统，其特征在于，所述速度选择器所选择的速度值最多为2的通用输入输出接口数量次方个值。
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