TWI678887B - 用於非對稱鎖頻迴路的非對稱鎖定技術 - Google Patents

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Changku Hwang
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Nicolas M. Huynh
丹尼爾 禹
Daniel S. Woo
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Abstract

我們描述一種產生時脈信號的系統。該系統包含具有第一基頻的第一數位控制振盪器(DCO)和具有第二基頻的第二DCO。該系統亦包含穆勒C元件，其組合該第一和第二DCO的輸出以生產該時脈信號，該時脈信號回授到該第一和第二DCO中。在校準操作期間，當該第二DCO被設置為大於該目標頻率的頻率時，該系統參考第一回授迴路調整該第一DCO，該第一回授迴路包含該第一DCO，使得該時脈信號與該目標頻率匹配，且當該第一DCO被設置為該已調整的第一基頻加上頻率偏移量時，該系統參考第二回授迴路調整該第二DCO，該第二回授迴路包含該第二DCO，使得該時脈信號與該目標頻率匹配。

Description

用於非對稱鎖頻迴路的非對稱鎖定技術
[0001] 所揭露的實施方式係有關時脈產生電路，其產生用於諸如處理器晶片之類的積體電路的時脈信號。更具體地，所揭露的實施方式係有關具有非對稱鎖頻迴路(AFLL)的時脈產生電路，該非對稱鎖頻迴路包含數位控制振盪器(DCO)，並且其基於電源供應電壓的變異來調整時脈頻率。
[0002] 在積體電路中對臨界路徑而言，典型地，積體電路的操作頻率係處在最低可接受電源供應電壓(Vlow )(即其臨界路徑具有非零時序餘裕(non-zero timing margin)的電源供應電壓)時被指定。此外，積體電路的功耗通常係處在平均電源供應電壓(Vnominal )時被指定。一般而言，時脈產生電路被設計為穩定的，而不是追踪電源供應電壓的變異，諸如與電源供應雜訊相關聯的變化。因此，理想情況下，在積體電路的操作期間，Vnominal 與Vlow 之間存在固定差異。 　　[0003] 然而，實際上，當積體電路的功耗增加時，電源供應電壓通常會降低。特別是，當發生電源供應電流瞬間增加時，穿過積體電路的晶片封裝的電感(L )會導致電壓損失()。由於電壓損失引起的時序餘裕不足，這種電壓損失可能會導致臨界路徑上的故障。 　　[0004] 此外，電感L 和晶片上電容的組合可以生產50-100MHz之間的共振頻率，其能在電源供應電壓中生產振盪。這在圖1中被顯示出，其繪示與用於積體電路的晶片封裝相關聯的電子共振。請注意，如果電源供應電壓降到Vlow 以下，則由於時序餘裕不足，在積體電路中，可能會在臨界路徑中出現錯誤。 　　[0005] 隨著積體電路中的臨界尺寸持續減小，積體電路對這些電源供應效應的敏感度也隨之增加。這是因為較小的臨界尺寸通常與更高的時脈頻率相關聯，其增加了功耗，並且因此增加了電壓降。再者，隨著時脈頻率的增加，與晶片封裝相關聯的共振頻率可能落入積體電路和(因此)電源供應分配系統的操作頻寬內。(然而，需要注意的是，與該共振頻率相關聯的電壓變異通常處於頻率過高，以至於不能藉由電源分配系統中的電壓調節器模組來解決，所以僅僅藉由改變電壓調節器模組的設計來解決這個共振問題是不可能的。)整體來說，當設計積體電路以確保正確操作時，這些影響可能需要加上額外的電壓餘裕，並且這種額外的電壓餘裕可能增加積體電路的成本、複雜性和上市時間。 　　[0006] 為了降低這個額外的電壓餘裕，開發了一種非對稱鎖頻迴路(AFLL)，以改變時脈頻率來反應電源供應電壓變異。(見發明人Yifan YangGong等人於2014年9月26日申請並於2016年4月16日公告的美國專利第9,312,864號，名稱為「AFLL with Increased Timing Margin」。)在這專利中描述的AFLL將兩個數位控制振盪器鎖定到相同的目標頻率。然而，當鎖定到相同目標頻率的兩個DCO的輸出在C元件上被組合時，C元件引入額外的延遲，這導致時脈產生電路偏離目標頻率。為了處理這種偏離，有必要引入額外的電壓餘裕。 　　[0007] 因此，所需要的是一種不受上述問題影響的時脈產生電路。
[0008] 本揭露的一實施方式提供了一種產生時脈信號的系統，其補償積體電路中的電源供應電壓變異。此系統包含具有第一基頻的第一數位控制振盪器(DCO)、和具有第二基頻的第二DCO。該系統亦包含穆勒C元件，其組合該第一和第二DCO的輸出以生產該時脈信號，該時脈信號回授到該第一和第二DCO中。該系統額外地包含控制邏輯，其藉由執行以下操作針對目標頻率校準該第一和第二DCO：當該第二DCO被設置為大於該目標頻率的頻率時，該系統參考第一回授迴路調整該第一DCO的該第一基頻，該第一回授迴路包含該第一DCO，使得該時脈信號與該目標頻率匹配；以及當該第一DCO被設置為該已調整的第一基頻加上頻率偏移量時，該系統參考第二回授迴路調整該第二DCO的該第二基頻，該第二回授迴路包含該第二DCO，使得該時脈信號與該目標頻率匹配。 　　[0009] 在某些實施方式中，調整該第一DCO的該第一基頻涉及調整用於該第一DCO的粗控制碼，並且隨後調整用於該第一DCO的細控制碼。相似地，調整該第二DCO的該第二基頻涉及調整用於該第二DCO的粗控制碼，並且隨後調整用於該第二DCO的細控制碼。 　　[0010] 在某些實施方式中，該第一DCO與具有閘支配延遲特性的臨界路徑相關聯(其中通過臨界路徑的延遲主要由閘延遲來決定)，以及該第二DCO與具有線支配延遲特性的臨界路徑相關聯(其中通過臨界路徑的延遲主要由線延遲來決定)。 　　[0011] 在某些實施方式中，該第一DCO與具有線支配延遲特性的臨界路徑相關聯，以及該第二DCO與具有閘支配延遲特性的臨界路徑相關聯。 　　[0012] 在某些實施方式中，在該時脈產生電路的正常操作期間，該穆勒C元件選擇該第一和第二DCO的該輸出中最慢的一個。如此，在該電源供應電壓的電壓下衝期間，該閘支配延遲特性決定該時脈信號的該速度，以及在該電源供應電壓的電壓過衝期間，該線支配延遲特性決定該時脈信號的該速度。
在某些實施方式中，在用於該時脈產生電路的該校準操作期間，該控制邏輯選擇性地致能該第一回授迴路和該第二回授迴路，以及在該時脈產生電路的正常操作期間，該控制邏輯使該第一回授迴路和該第二回授迴路失能。
在某些實施方式中，電源供應電壓變異與以下相關聯：時變電源供應電流；以及晶片封裝的電感，該晶片封裝包含該積體電路。
在某些實施方式中，該目標頻率落在從2GHz至5GHz的範圍中，以及該頻率偏移量將該第一DCO的頻率增加。
圖2呈現方塊圖，用以繪示包含時脈產生電路206的積體電路200，在積體電路200中，時脈產生電路206產生用於臨界路徑224的時脈信號208。時脈產生電路206包含創造具有基頻216的輸出信號214-1的數位控制振盪器(DCO)212-1、和創造具有基頻218的輸出信號214-2的DCO 212-2。時脈產生電路206還包含穆勒C元件(Muller C-element)232，其接收輸出信號214-1和214-2並選擇已接收到的輸出信號214-1和214-2中的最近到達邊緣以生產時脈信號208，該時脈信號208通過回授路徑209到DCO 212-1和212-2以及控制邏輯220中。控制邏輯220還接收系統時脈230，其被用作目標頻率，用於校準DCO 212-1和212-2。
在某些實施方式中，DCO 212-2的電源供應電壓由電壓調節器234所提供。具體而言，如果DCO 212-2具有在下面更詳細描述的線支配延遲特性，則DCO 212-2可以從電壓調節器234接收經調節的電壓VREG 223(並且因此，可以接收近似恆定的電壓)。同時，另一個DCO 212-1可以接收雜訊較大的電源供應電壓Vdd 222。
[0025] 時脈產生電路206被特別設計成減少積體電路200中臨界路徑224上的電源供應電壓變異的影響，並且可以從而防止與電源供應過衝和下衝條件相關聯之臨界路徑224上的故障。注意，這些電源供應電壓變異可能由包含積體電路200的晶片封裝的電感所引起，並且也可能由時變電源供應電流(例如L(d i/d t)感應電源供應電壓雜訊)所引起。 回授迴路 　　[0026] 圖3呈現用以繪示回授迴路300的方塊圖，根據所揭露的實施方式，該回授迴路300為圖2中之時脈產生電路206的部分。回授迴路300用於參考系統時脈230校準DCO 212-1，系統時脈230提供目標頻率，如下面更詳細描述的。 　　[0027] 注意，時脈產生電路206實際上包含兩個回授迴路。圖3中所繪示的第一回授迴路300用於校準DCO 212-1，而圖3中未繪示出的第二回授迴路用於校準另一個DCO 212-2。 　　[0028] 如上面參考圖2所述，穆勒C元件232將來自DCO 212-1的輸出信號與來自DCO 212-2的輸出信號組合以生產時脈信號208，其中時脈信號208經由回授路徑209返回到控制邏輯220。在控制邏輯220內，將時脈信號208除以N(如果需要)，且然後使用錯誤偵測器312將其與由系統時脈信號230所提供的目標頻率進行比較。錯誤偵測器312的輸出經由迴路濾波器314饋送，並且隨後用於調整DCO 212-1，以參考系統時脈230來校準時脈信號208。控制邏輯220還包含類似的校準電路(未被顯示出)，其施行第二回授迴路，以校準DCO-212-2。 DCO結構 　　[0029] 圖4呈現用以繪示DCO 212-1和212-2的內部結構的方塊圖，根據所揭露的實施方式。如圖2所示，DCO 212-1和212-2的輸出饋送到穆勒C元件232中，該穆勒C元件232產生時脈信號208，該時脈信號208通過回授路徑209到DCO 212-1和212-2中。參照圖4，DCO 212-1包括一系列反相器401-404，其中前兩個反相器401和402具有可程式電容性負載405和406，其由細控制碼所控制。注意，相關的粗控制碼(未被顯示出)控制所有四個反相器401-404的驅動器強度。還要注意，穆勒C元件232執行反相，所以包含四個反相器401-404和穆勒C元件232的環執行奇數個反相並因此振盪。 　　[0030] 類似地，DCO 212-2包括一系列反相器411-414，其中前兩個反相器411和412具有可程式電容性負載415和416，其由細控制碼所控制，並且其中相關聯的粗控制碼(未被顯示出)控制所有四個反相器級411-414的驅動器強度。下面將更詳細地描述設置這些粗和細控制碼的校準操作。 校準程序 　　[0031] 圖5呈現流程圖，用以說明用於圖2所繪示的時脈產生電路206的校準程序，根據本揭露的實施方式。首先，系統將第一DCO(其具有閘支配延遲特性(以下稱為「＜gDCO＞」))設置到最大頻率(步驟502)。接下來，系統找出用於第二DCO(其具有線支配延遲特性(以下稱為「＜wDCO＞」))的粗線碼(步驟504)。這可涉及以最低可能的粗線碼開始並向上遞增，直到超過目標頻率，或達到對粗線碼來說的最大值。 　　[0032] 接下來，系統確定所得到的頻率是否大於目標頻率(步驟506)。如果沒有，則發生校準失敗(步驟508)，因為不能調整粗線碼以達到目標頻率。否則，如果所得到的頻率大於目標頻率，則系統找出細線碼(步驟510)。這可涉及以最低可能的細線碼開始並向上遞增，直至達到目標頻率，或達到對細線碼來說的最大值。接下來，系統確定所得到的頻率是否等於目標頻率(步驟512)。如果不是，則發生校準失敗(步驟508)。 　　[0033] 否則，如果所得到的頻率等於目標頻率，則系統將＜wDCO＞設置到所確定的粗和細線碼加上頻率偏移量(步驟514)。接下來，系統針對＜gDCO＞找出粗閘碼(步驟516)。這可涉及以最低可能的粗閘碼開始並向上遞增，直到超過目標頻率，或達到對粗閘碼來說的最大值。 　　[0034] 接下來，系統確定所得到的頻率是否大於目標頻率(步驟518)。如果沒有，則發生校準失敗(步驟508)，因為不能調整粗閘碼以達到目標頻率。否則，如果所得到的頻率大於目標頻率，則系統找出細閘碼(步驟520)。這可涉及以最低可能的細閘碼開始並向上遞增，直至達到目標頻率，或達到對細閘碼來說的最大值。 　　[0035] 接下來，系統確定所得到的頻率是否等於目標頻率(步驟522)。如果不是，則發生校準失敗(步驟508)。否則，如果所得到的頻率等於目標頻率，則所有閘粗和細碼和線粗和細碼已被確定，並且流程完成。 　　[0036] 請注意，此校準程序也可以在閘和線碼被交換的情況下執行。在這種情況下，將＜wDCO＞設置為其最大可能值，並確定粗和細閘碼。接下來，將＜gDCO＞設置為所確定的粗和細閘碼加上頻率偏移量，並且確定粗和細線碼。 系統 　　[0037] 上述時脈產生電路的一或更多前述實施方式可以被包含在系統或裝置中。更具體地說，圖6繪示了包含積體電路602的系統600，積體電路602包含時脈產生電路。更具體地，系統600還包含處理子系統606(具有一或更多處理器)和記憶體子系統608(具有記憶體)。 　　[0038] 通常，系統600可以使用硬體及/或軟體的組合來施行。因此，系統600可以包含儲存在記憶體子系統608(諸如DRAM或另一類型的易失性或非易失性電腦可讀記憶體)中的一或更多程式模組或指令集，其在操作期間可以藉由處理子系統606被執行。再者，記憶體子系統608中的各個模組中的指令可以以：高級程序語言、物件導向程式設計語言、及/或以組合或機器語言來被施行。注意，程式語言可以被編譯或被解譯，例如可配置或被配置，以將由處理子系統執行。 　　[0039] 系統600中的組件可以藉由信號線、鏈結或匯流排(例如匯流排604)被耦接。這些連接可以包含信號及/或資料的電、光或電光通訊。再者，在前面的實施方式中，有些組件被顯示為互相直接連，而其他被顯示為透過中間組件連接。在每種情況下，互連方法或「耦接」在二或更多電路節點或終端之間建立一些期望的通訊。如本領域技術人員將會理解的，這種耦接通常可以使用多個光子或電路組態來實現，例如可以使用光子耦接、AC耦接及/或DC耦接。 　　[0040] 在某些實施方式中，這些電路、組件和裝置中的功能可以在以下一或更多中施行：特殊應用積體電路(ASIC)、場域可程式閘陣列(FPGA)、及/或一或更多數位信號處理器(DSP)。再者，如本領域中已知的，前述實施方式中的功能可能較多在硬體中而較少在軟體中來被施行，或者較少在硬體中而較多在軟體中來被施行。通常，系統600可以位於一個位置，或者可以分佈在多個地區分散的位置上。 　　[0041] 系統600可以包含：交換機、集線器、橋路、路由器、通訊系統(如波長分割多工通訊系統)、儲存區域網路、資料中心、網路(如區域網路)及/或電腦系統(如多核處理器電腦系統)。再者，電腦系統可包含，但不限於：伺服器(諸如多插座、多機架伺服器)、膝上型電腦、通訊裝置或系統、個人電腦、工作站、主機電腦、刀鋒、企業電腦、資料中心、平板電腦、超級電腦、網路附接儲存(NAS)系統、儲存區域網路(SAN)系統、媒體播放器(諸如MP3播放器)、電器、輕巧型筆記型電腦(subnotebook)/輕省型筆記型電腦、平板電腦、智慧型手機、行動電話、網路電器、機上盒、個人數位助理(PDA)、玩具、控制器、數位信號處理器、遊戲機、裝置控制器、電器內的計算引擎、消費者電子裝置、可攜式計算裝置或可攜式電子裝置、個人記事簿、及/或其他電子裝置。 　　[0042] 此外，包含時脈產生電路的積體電路602可以用於廣泛而多樣的應用中，諸如：通訊(例如，在收發器、光學互連體或光學鏈接中，諸如用於內部晶片或晶片間通信)、射頻濾波器、生物傳感器、資料儲存器(如光學儲存裝置或系統)、藥物(如診斷技術或手術)、條碼掃描器、計量學(諸如精確測量距離)、製造(切割或焊接)、微影工序、資料儲存(如光儲存裝置或系統)及/或娛樂(雷射光表演)。 　　[0043] 前面的描述旨在使熟習本領域之技術人士能夠製造及使用本揭露，並且是在特定應用及其需求的背景下所提供的。此外，僅為了描述及說明的目的，本揭露的實施方式的前面的描述已被提出。它們不旨在窮盡或將本揭露限制於所揭露的形式。因此，許多修改和變化對熟習本領域之從業人員而言是顯而易見的，並且本文所定義的一般原理可被施用到其他實施方式和應用，而不悖離本揭露的精神和範圍。此外，先前實施方式的討論並非旨在限制本揭露。因此，本揭露並非旨在限於所顯示出的實施方式，而是應被賦予與本文所揭露之原則及特徵一致的最廣範圍。
[0044]
200‧‧‧積體電路
206‧‧‧時脈產生電路
208‧‧‧時脈信號
209‧‧‧回授路徑
212-1‧‧‧DCO
212-2‧‧‧DCO
214-1‧‧‧信號
214-2‧‧‧信號
216‧‧‧基頻
218‧‧‧基頻
220‧‧‧控制邏輯Vdd
222‧‧‧電源供應電壓VREG
223‧‧‧電壓
224‧‧‧臨界路徑
230‧‧‧系統時脈
232‧‧‧穆勒C元件
234‧‧‧電壓調節器
300‧‧‧回授路徑
312‧‧‧錯誤偵測器
314‧‧‧迴路濾波器
401‧‧‧反相器
402‧‧‧反相器
403‧‧‧反相器
404‧‧‧反相器
405‧‧‧電容性負載
406‧‧‧電容性負載
411‧‧‧反相器
412‧‧‧反相器
413‧‧‧反相器
414‧‧‧反相器
415‧‧‧電容性負載
416‧‧‧電容性負載
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
508‧‧‧步驟
510‧‧‧步驟
512‧‧‧步驟
514‧‧‧步驟
516‧‧‧步驟
518‧‧‧步驟
520‧‧‧步驟
522‧‧‧步驟
600‧‧‧系統
602‧‧‧積體電路
604‧‧‧匯流排
606‧‧‧處理子系統
608‧‧‧記憶體子系統
圖1呈現用以繪示與晶片封裝相關聯的電子共振的圖式。
圖2呈現用以繪示積體電路的方塊圖，根據所揭露的實施方式，其包含時脈產生電路。
圖3呈現用以繪示在時脈產生電路中的回授迴路的方塊圖，根據所揭露的實施方式。
圖4呈現用以繪示DCO 212-1和212-2的內部結構的方塊圖，根據所揭露的實施方式。
圖5呈現流程圖，用以繪示用於時脈產生電路的校準程序，根據所揭露的實施方式。
圖6呈現電子裝置的方塊圖，根據所揭露的實 施方式，其包含積體電路，該積體電路包含時脈產生電路。
注意，在圖式的各個部分，相似的圖式標號表示相對應的部分。此外，以共同前置代號及被破折號隔離的實例編號指示相同部分的多個實例。

Claims (20)

  1. 一種時脈產生電路，其產生時脈信號，並且其補償在積體電路中的電源供應電壓變異，包括：第一數位控制振盪器(DCO)，具有第一基頻；第二DCO，具有第二基頻；穆勒C元件，其組合該第一和第二DCO的輸出以生產該時脈信號，其中，該時脈信號回授到該第一和第二DCO中；以及控制邏輯，其藉由執行以下操作針對目標頻率校準該第一和第二DCO：當該第二DCO被設置為大於該目標頻率的頻率時，參考第一回授迴路調整該第一DCO的該第一基頻，該第一回授迴路包含該第一DCO，使得該時脈信號與該目標頻率匹配；以及當該第一DCO被設置為該已調整的第一基頻加上頻率偏移量時，參考第二回授迴路調整該第二DCO的該第二基頻，該第二回授迴路包含該第二DCO，使得該時脈信號與該目標頻率匹配。
  2. 如請求項1之時脈產生電路，其中，調整該第一DCO的該第一基頻包含調整用於該第一DCO的粗控制碼，並且隨後調整用於該第一DCO的細控制碼；以及其中，調整該第二DCO的該第二基頻包含調整用於該第二DCO的粗控制碼，並且隨後調整用於該第二DCO的細控制碼。
  3. 如請求項1之時脈產生電路，其中，該第一DCO與具有閘支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有線支配延遲特性的臨界路徑相關聯。
  4. 如請求項1之時脈產生電路，其中，該第一DCO與具有線支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有閘支配延遲特性的臨界路徑相關聯。
  5. 如請求項4之時脈產生電路，其中，在該時脈產生電路的正常操作期間，該穆勒C元件選擇該第一和第二DCO的該輸出中最慢的一個，使得：在該電源供應電壓的電壓下衝期間，該閘支配延遲特性決定該時脈信號的該速度；以及在該電源供應電壓的電壓過衝期間，該線支配延遲特性決定該時脈信號的該速度。
  6. 如請求項1之時脈產生電路，其中，在用於該時脈產生電路的該校準操作期間，該控制邏輯選擇性地致能該第一回授迴路和該第二回授迴路；以及其中，在該時脈產生電路的正常操作期間，該控制邏輯使該第一回授迴路和該第二回授迴路失能。
  7. 如請求項1之時脈產生電路，其中，該電源供應電壓變異與以下相關聯：時變電源供應電流；以及晶片封裝的電感，該晶片封裝包含該積體電路。
  8. 如請求項1之時脈產生電路，其中，該目標頻率落在從2GHz至5GHz的範圍中；以及其中，該頻率偏移量將該第一基頻增加。
  9. 一種電子裝置，包括：處理器；記憶體，儲存被配置為由該處理器所執行的程式模組；以及時脈產生電路，其產生用於該電子裝置的時脈信號，其中，該時脈產生電路包括：第一數位控制振盪器(DCO)，具有第一基頻；第二DCO，具有第二基頻；穆勒C元件，其組合該第一和第二DCO的輸出以生產該時脈信號，其中，該時脈信號回授到該第一和第二DCO中；以及控制邏輯，其藉由執行以下操作針對目標頻率校準該第一和第二DCO：當該第二DCO被設置為大於該目標頻率的頻率時，參考第一回授迴路調整該第一DCO的該第一基頻，該第一回授迴路包含該第一DCO，使得該時脈信號與該目標頻率匹配；以及當該第一DCO被設置為該已調整的第一基頻加上頻率偏移量時，參考第二回授迴路調整該第二DCO的該第二基頻，該第二回授迴路包含該第二DCO，使得該時脈信號與該目標頻率匹配。
  10. 如請求項9之電子裝置，其中，調整該第一DCO的該第一基頻包含調整用於該第一DCO的粗控制碼，並且隨後調整用於該第一DCO的細控制碼；以及其中，調整該第二DCO的該第二基頻包含調整用於該第二DCO的粗控制碼，並且隨後調整用於該第二DCO的細控制碼。
  11. 如請求項9之電子裝置，其中，該第一DCO與具有閘支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有線支配延遲特性的臨界路徑相關聯。
  12. 如請求項9之電子裝置，其中，該第一DCO與具有線支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有閘支配延遲特性的臨界路徑相關聯。
  13. 如請求項12之電子裝置，其中，在該時脈產生電路的正常操作期間，該穆勒C元件選擇該第一和第二DCO的該輸出中最慢的一個使得：在該電源供應電壓的電壓下衝期間，該閘支配延遲特性決定該時脈信號的該速度；以及在該電源供應電壓的電壓過衝期間，該線支配延遲特性決定該時脈信號的該速度。
  14. 如請求項9之電子裝置，其中，在用於該時脈產生電路的該校準操作期間，該控制邏輯選擇性地致能該第一回授迴路和該第二回授迴路；以及其中，在該時脈產生電路的正常操作期間，該控制邏輯使該第一回授迴路和該第二回授迴路失能。
  15. 如請求項9之電子裝置，其中，該電源供應電壓變異與以下相關聯：時變電源供應電流；以及晶片封裝的電感，該晶片封裝包含該積體電路。
  16. 如請求項9之電子裝置，其中，該目標頻率落在從2GHz至5GHz的範圍中；以及其中，該頻率偏移量將該第一基頻增加。
  17. 一種用於校準時脈產生電路之方法，包括：供電給該時脈產生電路，其中，該時脈產生電路包含：第一數位控制振盪器(DCO)，具有第一基頻；第二DCO，具有第二基頻；以及穆勒C元件，其組合該第一和第二DCO的輸出以生產該時脈信號，其中，該時脈信號回授到該第一和第二DCO中；以及當該時脈產生電路被供電時，藉由執行以下操作針對目標頻率校準該時脈產生電路：當該第二DCO被設置為大於該目標頻率的頻率時，參考第一回授迴路調整該第一DCO的該第一基頻，該第一回授迴路包含該第一DCO，使得該時脈信號與該目標頻率匹配；以及當該第一DCO被設置為該已調整的第一基頻加上頻率偏移量時，參考第二回授迴路調整該第二DCO的該第二基頻，該第二回授迴路包含該第二DCO，使得該時脈信號與該目標頻率匹配。
  18. 如請求項17之方法，其中，調整該第一DCO的該第一基頻包含調整用於該第一DCO的粗控制碼，並且隨後調整用於該第一DCO的細控制碼；以及其中，調整該第二DCO的該第二基頻包含調整用於該第二DCO的粗控制碼，並且隨後調整用於該第二DCO的細控制碼。
  19. 如請求項17之方法，其中，該第一DCO與具有閘支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有線支配延遲特性的臨界路徑相關聯。
  20. 如請求項17之方法，其中，該第一DCO與具有線支配延遲特性的臨界路徑相關聯；以及其中，該第二DCO與具有閘支配延遲特性的臨界路徑相關聯。
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