CN1147882A - 包括多个传输门的高速锁存电路及使用它的微处理器 - Google Patents

Abstract

本发明提供了一种锁存电路，其中第一传输门与第二传输门电串联，置于输入线和输出线之间。该锁存电路由单一时钟信号控制，其中利用一延迟部件在时钟信号的一个边沿同时启动这两个传输门。当两个传输门都开启时，输入线与输出线电连接。在第二传输门输出端的保持电路能在输入线与输出线断开之后保持锁存器输出端处的逻辑值。在一个实施方案中，用一组串联反相器来实现延迟部件，并且该时间延迟的长度控制两个传输门开启的时间窗。

Description

包括多个传输门的高速锁存电路及使用它的微处理器

本发明涉及锁存电路，更具体地说，涉及在流水线方式微处理器中使用的锁存电路。

几乎所有现代微处理器都使用一种称作流水线(pipelining)的技术，以在较低成本情况下增大其吞吐量。流水线技术是把一个有“n”个步骤的处理过程分成由称作寄存器的存储器部件分开的“n”个硬件级(stage)，而这些寄存器用于保存中间结果。在该处理过程中对每一步骤有一个流水线级，这些级按照实现这些步骤的相同顺序连接。通过允许这“n”个级中的每一个能持续地运作，从而使流水线方式的处理过程有可能以“n”倍于非流水线处理速率的速率运作。

当在各级中的传送延迟时间大于寄存器中的传送延迟时间时使希望采用流水线技术。如果与寄存器相关联的传送延迟时间和各级的传送延迟时间相比是显著的，则流水线技术的性能益处便被减弱。寄存器的传送延迟时间进一步成为实现理论上吞吐量增大“n”倍的障碍。结果，对微处理器中流水线各级之间寄存器的设计给予了特别的关注。尽了一切努力去使这些寄存器的传送延迟时间达到最小。

经常使用的是一组单个锁存器，它们使用的寄存器耦合于流水线方式微处理器的各级之间。图1是在各流水线级之间采用的典型单个锁存器的略图，其中提供了时钟信号CLK及其补码信号用于控制传输门104。当CLK信号为逻辑高值时，传输门104被启动，从而使输入信号IN与节点A实现电耦合。反相器106用节点A处逻辑值的补码值驱动输出端子OUT。反向器108是一个“涓流”(trickle)反馈式反相器，用于传输门104被关闭后保持节点A处的逻辑值。这种涓流反向器的特点在于它是一个“弱”反相器，因此在传输门104被启动时，该涓流反相器的输出可能被输入信号IN超过。

单个锁存器的简单性使其具有较短的传送延迟时间而且成本较低。对于图2所示的锁存电路，只要时钟信号CLK为逻辑高值，则输出信号OUT为输入信号IN的逻辑补；当CLK转换成逻辑低值时，该输出信号OUT保持IN的最后值。如果使用同一个时钟信号控制与两个相继流水线级相关联的锁存电路，则锁存电路的这种“透明性”可能会造成时序问题。就是说，如果在一个大于第一流水线级传送延迟时间的时间段内同时启动两个相继流水线级的锁存器，则时序问题通常是指造成了竞态条件(racecondition)。当发生竞态条件时，在同一时间周期内逻辑电平的变化会通过第一级并永久性地进入第二级，从而导致逻辑错。所以，为了消除可能的竞态条件，长期以来流水线方式处理器采用的技术可提供具有不重迭时间信号的另一个锁存器(即决不同时启动两个相继的锁存器)。

随着集成电路制造过程的改进，越来越多的装置及它们之间的连接被置于一个单一的切片或“芯片”上。对于极高速处理器，由于时钟驱动器电容加载的限制，极大地减弱了产生的分配互不重迭的高分辨力双相时钟信号的能力。当两个时钟信号以不同的延迟时间沿着不同路径传送时，会发生“时滞(clock skew)”现象，以不同时间到达不同的锁存器。如果这种时滞足够严重，一个时钟信号可能会重迭另一个，从而可能造成前面讨论过的竞态条件。时间信号的较慢的升降时间可能进一步增大重迭效果。

对于上述问题，采用根据本发明的一种包括多个传输门的高速锁存电路，便能大部分解决。在一个实施例中，在所提供的锁存电路中，在输入线和输出线之间有第一传输门和第二传输门以串联方式电连接。该锁存电路由单一的时钟信号控制，这里用一个延时部件在时钟信号边缘同时启动这两个传输门。这两个传输门开启期间的时间长度由延时部件提供的电延时决定。当这两个传输门开启时，输入线与输出线电耦合。在关闭第一传输门从而使输入线和输出线断开之后，在第二传输门输出端的保持电路保持锁存器输出端的逻辑值。在一个实施例中，延时部件是由一组串联反向器实现的，而延时长度控制两个传输门开启期间的时间窗。

当在流水线方式微处理器中各级之间使用锁存电路时，锁存电路的优越性在于允许以单一时钟信号在较低的过渡计时情况下运作。由于伴随锁存电路的传送时间较短，从而实现了流水线方式微处理器的高频率运作。因而由流水线锁存器占用的延时周期时间所占百分比便较低。进而可以消除竞态条件和减小时钟驱动器的电容负载。此外，通过调节延时部件的延时特性，即使在制造过程中采用新的处理技术代替原来使用的技术，也能使锁存电路调整到最佳运作状态。最后，在一个实施例中，接收时钟信号的反相器被做成具有较高的“跳闸”点(trip point)，以保证地噪声不会误触发锁存电路。

本发明设想的锁存电路包括：一个数据输入节点用于接收输入信号，一个第一传输门具有与数据输入节点相连的第一端子，以及第二传输门。第二传输门的第一端子与第一传输门的第二端子相连，而第二传输门的控制端子连成接收时钟信号。一个保持电路也连到第二传输门的第二端子，这里的保持电路能保持第二传输门第二端子处的逻辑值。最后，一个延迟部件连于第一传输门的控制端子，这里的延迟部件能延迟时钟信号，从而向第一传输门提供一个延迟的时钟信号。

阅读下面的详细描述并参考附图，将对本发明的其他目的和优点全然了解。在这些附图中，

图1是典型的静态锁存器略图。

图2是单时钟系统的高速锁存器略图，这里的锁存器是在时钟信号的上升沿启动。

图3是单一时钟系统的高速锁存器所对应的时序图。

图4是一流水线方式微处理器的方框图，该微处理器利用了根据本发明由单一系统时钟控制的锁存器。

图5是单时钟系统的高速锁存器略图，这里的锁存器是在时钟信号的下降沿启动。

尽管对本发明易于进行各种修改和采取不同的形式，在附图中还是以举例方式给出了本发明的一些具体实施例并将在文中详细描述。然而，应该理解，附图和详细描述并不想把本发明局限于所披露的特定形式，恰恰相反，其目的在于包括符合权利要求书规定的本发明精神和范围的所有修正、等效物和变体。

下面参考图2，这里根据本发明的高速锁存电路的略图。锁存电路200包括第一传输门202，第二传输门204，以及串联于输入线208和输出线210之间的反相器206。该锁存电路200还包含一对反相器212和214用于向传输门204提供输出。反相器212的输入端与时钟输入线216相连。延迟部件218又与反相器214的输出端相连。在图2所示实施例中，延迟部件218包括反相器220、222和224。一个反相器226连在延迟部件218和传输门202的控制端子之间，一个保持电路228连到反相器206的输入端。

图中显示出的保持电路228有一反相器230与一消流反相器232相连。本技术领域内的熟练人员会看出，使用保持电路228是为了保证即使在输入信号与节点B电断开(即关闭传输门202)之后也能保持节点B处的逻辑值。反相器230有节点B处的逻辑值作为它的输入，而其输出驱动节点B处逻辑值的逻辑补。反相器232是一个弱“涓流”反相器，它以节点B处逻辑值的逻辑补作为输入，而它的输出以在节点B存在的同样的逻辑值来驱动节点B。这样，涓流反相器232使保持电路保持节点B处的逻辑值，并允许节点B处的逻辑值被输入信号IN压倒(从而被改变)。

下面将结合图3的时序图来描述锁存器200的运作。联合参考图2和图3，在区间A的过程中时钟信号CLK为低值，反相器212的输出是逻辑高值，而反相器214的输出是逻辑低值。这样，传输门204是关闭的。延迟部件218的输出是逻辑高，而反相器226的输出是逻辑低。这样，传输门202是启动的，使输入线208与节点A电连接。应该指出，当传输门204关闭时，输入线208与输出线210是断开的。这种断开防止在区间A期间输入信号通过锁存器，从而防止了竞态条件。

在这个实施例中，反相器212被做成具有较高的跳闸点，以防止时钟输入线216上的噪声偶然地触发锁存电路200。在区间B期间，此时时钟信号CLK超过了反相器212的跳闸点，反相器212的输出转换成逻辑低，并在一个门延迟之后反相器214的输出转换成逻辑高。这样传输门204被启动。应该指出，在信号CLK传送通过延迟部件218之前传输门202的控制输入不会改变。这样，在由延迟部件218的延迟时间所决定的区间B期间，传输门202保持开启状态，而节点B获得输入线208处输入信号的逻辑值。将会体会到，在这样做时输入信号IN必须克服从节点B到节点A的一份变化，还要压倒保持器电路222中的“涓流”反相器226的驱动电流。

在时钟信号CLK的高过渡段传送通过延迟部件218之后，延迟部件218的输出转换成逻辑低值，并在一个门延迟之后反相器226的输出转换成逻辑高值。于是传输门202被关闭，使节点A与输入线208的电连接被切断。这标志着图3的区间B结束。

在区间C期间，时钟信号CLK为逻辑高值，反相器212的输出为逻辑低值，而反相器214的输出为逻辑高值。这样，传输门204保持开启，使节点A与节点B电连接。在此时，延迟部件218的输出为逻辑低值，而反相器226的输出为逻辑高值。这样，传输门202被关闭。输出反相器206以节点B处逻辑值的逻辑补驱动输出线210。保持器电路228保证，即使输入信号IN与节点B的电连接被切断后仍保持节点B处的逻辑值。

在区间D，时钟信号CLK降到反相器212的跳闸点以下。于是反相器212的输出转换成逻辑高值，而反相器214的输出转换成逻辑低值。这样，传输门204被关闭，切断了节点B与节点A的电连接。在由延迟部件218确定的延迟时间内传输门202的控制输入将不会改变。这样，传输门202也保持关闭。保持电路228继续保持所存储的节点B处逻辑值，而输出反相器206以所存储的节点B处逻辑值的逻辑补驱动输出线210。

在时钟信号CLK的低值过渡段传输通过延迟部件218之后，延迟部件218的输出转换成逻辑高值，而反相器226的输出在一个门延迟之后转换成逻辑低值。这样，传输门202被启动，使节点A与输入线208电连接，时钟信号CLK的后续周期造成类似的运作。

现在参考图4，图中给出一个流水线方式微处理器400的普通化部分的方框图，该微处理器利用了一组锁存电路200A-200D，每个锁存电路是根据图2给出的略图置入的。每个锁存电路200由线406上的单一系统时钟CLK控制。组合逻辑电路402构成与锁存器200A和200B耦合的第一流水线级“n”。第二组合逻辑电路404构成流水线级“n+1”，它的输入与锁存器200A及200B相连，其输出与锁存器200C及200D相连。锁存器200A-200D通过时钟线406接收一个公共时钟输入CLK。在微处理器400的各流水线级之间也可以类似的方式连入更多的锁存电路。

微处理器400的构成使得在运作过程中当图3所示区间B结束之前其组合逻辑电路402(流水线级“n”)的有效输出信号应到达锁存器200A和200B的IN(输入)端子。类似地，当图3所示区间B结束之前组合逻辑电路404(流水线级“n+1”)的有效输出信号应到达锁存器200C和200D的IN端子。在区间B期间，组合逻辑电路402的输出被存储于锁存器200A和200B，而组合逻辑电路404的输出被存储于锁存器200C和200D。这样，在区间C、D以及系统时钟CLK和下一个周期的区间A，由锁存器200A和200B存储的来自组合逻辑电路402的输出信号的逻辑补被提供给组合逻辑404(流水线级“n+1”)的输入线。类似地，在区间C、D以及系统时钟CLK的下一个周期的区间A，由锁存器200C和200D存储的来自组合逻辑电路404的输出信号的逻辑补可以被提供给下一个流水线级(未画出)的输入线。

根据本发明构成的锁存电路可以应用于由单相时钟信号计时的流水线方式微处理器的各级之间。并显示出优越性。锁存器200和500的结构允许以较少的三极管来实现，从而得到与其他锁存器结构相比比较低的传送延迟。由于在时钟周期上只在短时间有输入信号通过开启的传输门与锁存器输出线电连接，因而可以消除竞态条件。对于利用锁存器200的系统，由于对每个锁存器只驱动单个反相器，故可以进一步减小该系统的时钟驱动器的电容负载。再有，在一个实施例中，与时钟信号相连的反相器可以以较高跳闸点来构成，以保证地噪声不会造成对锁存电路的误触发。由于传输门202和204的切换安排，进一步防止了由于从节点A到节点B的充电分配造成的负面效应。

现在转到图5，图中给出另一种锁存电路500实施例，这里的锁存器500是在时钟信号CLK的下降沿启动，而不是在上升沿启动。可以看到，在锁存器500中，反相器214可以以较高跳闸点构成，从而防止时钟输入线216上的噪声偶然地触发锁存电路500。一旦对上述披露内容充分理解，对于本技术领域内的熟练人员而言，显然会有大量的变体和修改方案。下面的权利要求应被解释为包含所有的这些变体和修改方案。

Claims (25)

1.一种锁存电路，包括：

数据输入节点，用于接收输入信号；

第一传输门，具有与所述数据输入节点相连的第一端子，第二端子以及控制端子；

第二传输门，具有第一端子、第二端子以及控制端子，所述第二传输门的第一端子与所述第一传输门的第二端子相连，所述第二传输门的控制端子连接成接收时钟信号；

与第二传输门的第二端子相连的保持电路，所述保持电路能保持所述第二传输门的第二端子处的逻辑值；以及

与所述第一传输门的控制端子相连的延迟部件，所述延迟部件能延迟所述时钟信号，从而向所述第一传输门的控制端子提供延迟的时钟信号。

2.如权利要求1中所述锁存电路，其中所述的保持电路包括：

第一反相器，具有一输入端子与所述第二传输门的第二端子相连，还有一个输出端子；以及

涓流反相器，有一输入端子与第一反相器的输出端子相连，有一输出端子与保持器反相器的输入端子相连。

3.如权利要求1中所述的锁存电路，其中所述的延迟部件包括：

第一反相器，有一输入端子连成接收所述时钟信号，还有一输出端子；

第二反相器，有一输入端子与第一反相器的所述输出端子相连，还有一输出端子；以及

第三反相器，有一输入端子与第二反相器的所述输出端子相连，有一输出端子与所述第一传输门的控制端子相连。

4.如权利要求1所述的锁存电路，还包括一个第一反相器与第二反相器串联，所述第二反相器的输出线与所述延迟部件的输入线相连，从而使所述时钟信号在传送通过所述延迟部件之前先传送通过所述第一和第二反相器。

5.如权利要求4所述的锁存电路，其中所述的第二反相器的输出线与所述第二传输门的控制端子相连。

6.如权利要求5所述的锁存电路，其中所述的第一反相器的输出线与所述第二传输门的第二控制端子相连。

7.如权利要求1所述的锁存电路，还包括一反相器，它有一输出线与所述延迟部件的输入线相连，从而使所述时钟信号在传送通过所述延迟部件之前先传送通过所述反相器。

8.如权利要求7所述的锁存电路，其中所述的反相器的输出线与所述第二传输门的控制端子相连。

9.如权利要求1所述的锁存电路，还包括第一反相器，它有输入线与所述第二传输门的第二端子相连。

10.如权利要求1所述的锁存电路，其中所述的延迟部件包括多个串联的反相器。

11.一种锁存电路，包括：

数据输入节点，用于接收输入信号；

第一传输门，有与所述数据输入节点相连的第一端子，第二端子以及控制端子；

第二传输门，有第一端子、第二端子及控制端子，所述第二传输门的第一端子与所述第一传输门的第二端子相连，所述的第二传输门的控制端子连接成接收时钟信号；

与第二传输门的第二端子相连的保持电路，所述保持电路能保持所述第二传输门的第二端子处的逻辑值；

与所述第一传输门的控制端子相连的延迟部件，所述延迟部件能延迟所述时钟信号，从而向所述第一传输门的控制端子提供延迟的时钟信号，所述延迟部件包括多个串联的反相器；

第一反相器，有与所述第二传输门的第二端子相连的输入端子，还有一输出端子；以及

与第三反相器相连的第二反相器，所述第三反相器的输出线与所述延迟部件的输入线相连，从而使所述时钟信号在传送通过所述延迟部件之前先传送通过所述第一和第二反相器。

12.如权利要求11所述的锁存电路，其中所述的第三反相器的输出线与所述第二传输门的控制端子相连。

13.如权利要求12所述的锁存电路，其中所述第二反相器的输出线与所述第二传输门的第二控制端子相连。

14.一种锁存电路，包括：

数据输入节点用于接收输入信号；

第一传输门，有第一端子与所述数据输入节点相连，还有第二端子和控制端子；

第二传输门，有第一端子、第二端子及控制端子，所述第二传输门的第一端子与所述第一传输门的第二端子相连；

与第二传输门的第二端子相连的保持电路，所述保持电路能保持所述第二传输门第二端子处的逻辑值；

第一反相器，有输入线接收时钟信号，有输出线与所述第二传输门的控制端子相连；

延迟部件，有输出线与所述第一传输门的控制端子相连，有输入线与所述第一反相器的输出线相连，所述延迟部件能延迟时钟信号，从而向所述第一传输门的控制端子提供延迟时钟信号。

15.一种流水线方式的微处理器，包括：

第一组合逻辑电路在所述微处理器中构成第一流水线级，

第二组合逻辑电路在所述微处理器中构成下一个流水线级，以及

在所述第一组合逻辑电路输出线和所述第二组合逻辑电路输入线之间连接的一个锁存电路，所述锁存电路包括：

一组传输门串联于所述第一组合逻辑电路和所述第二组合逻辑电路之间，这里所述一组传输门中的第一个由时钟信号控制；以及

与所述一组传输门的第二个相连的延迟部件，所述一组传输门的第二个由所述时钟信号经延迟后形成的信号控制。

16.如权利要求15所述的流水线方式微处理器，其中所述的延迟部件包括：

第一反相器，有一输入端子连成接收所述时钟信号，还有一输出端子；

第二反相器，有一输入端子与所述第一反相器的输出端子相连，还有一输出端子；以及

第三反相器，有输入端子与第二反相器的所述输出端子相连，有一输出端子与所述一组传输门的所述第二个的控制端子相连。

17.如权利要求15所述的流水线方式微处理器，其中所述的延迟部件包括一组串联的反相器。

18.如权利要求15所述的流水线方式微处理器，还包括一个输出反相器连于所述一组传输门中的第一个和所述锁存电路的输出线之间。

19.如权利要求18中所述的流水线方式微处理器，还包括一个保持电路与所述输出反相器的输入端子相连，所述保持电路能保持所述输出反相器的输入端处的逻辑值。

20.如权利要求19中所述的流水线方式微处理器，其中所述的保持电路包括：

第一反相器，有一输入端子与所述输出反相器的输入端子相连；以及

涓流反相器，有一输入端子与所述第一反相器的输出端子相连，有一输出端子与所述第一反相器的输入端子相连。

21.一种流水线方式微处理器，包括：

第一组合逻辑电路在所述微处理器中构成第一流水线级；

第二组合逻辑电路在所述微处理器中构成下一个流水线级；以及

在所述第一组合逻辑电路输出线和所述第二组合逻辑电路输入线之间连接的锁存电路，所述锁存电路包括：

数据输入节点用于接收输入信号；

第一传输门有第一端子与所述数据输入节点相连，还有一控制端子；

第二传输门与所述第一传输门的第二端子相连，所述第二传输门的控制端子连接成接收时钟信号；

延迟部件与所述第一传输门的控制端子相连，所述延迟部件延迟所述时钟信号，从而向所述第一传输门的控制端子提供延迟的时钟信号。

22.如权利要求21中所述流水线方式微处理器，其中所述的延迟部件包括：

第一反相器，有一输入端连接成接收所述时钟信号，还有一输出端子；

第二反相器，有一输入端子与第一反相器的所述输出端子相连，还有一输出端子；以及

第三反相器，有一输入端子与所述第二反相器的输出端子相连，有一输出端子与所述第一传输门的控制端子相连。

23.如权利要求21中所述的流水线方式微处理器，还包括一个第一反相器有输入线与所述第二传输门的第二端子相连。

24.如权利要求21中所述的流水线方式微处理器，其中所述的延迟部件包括一组串联反相器。

25.一种锁存电路，包括：

第一传输门：

与所述第一传输门相连的第二传输门；以及

与所述第一传输门相连的延迟部件，用于向所述第一传输门提供延迟的控制信号。

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