CN1806234A - 带有多路复用存储器的数据处理电路 - Google Patents

Abstract

一种数据处理设备，它包含几个处理电路，每一处理电路在其周期时钟信号的控制下进行工作，从而该时钟信号可以具有不同的频率，并且/或者可以是自动的。几个处理电路中的每一个都具有输出存储器访问请求的输出端，每一请求保持在由特定处理器的时钟信号所限定的有效性持续时间间隔的输出处。多路复用电路将这些访问请求多路复用到某一存储器。存储器在它可以接受前一访问请求的接受之后的访问请求之前需要一个最小存储器重复周期。处理电路的时钟周期长于最小存储器重复周期。定时电路选择接受来自第一数据处理电路的每一特定访问请求的接受时间点。接受该特定请求的时间点总是在提出该特定访问请求的有效性持续时间间隔内。定时电路改变有效性持续时间间隔中接受时间点的位置，从而使位置延迟，以留有先前接受来自另一处理器的访问请求的余地。随后，在应用来自第一数据处理电路的顺序访问请求期间，采用顺序的步骤，使该位置移动回到该有效性持续时间间隔的起始点。

Description

带有多路复用存储器的数据处理电路

本发明涉及一种设备，在该设备中，由不同电路执行的处理对同一单端口存储电路进行访问。

从理论上说，多端口存储器可以是一种使不同电路独立访问同一存储电路的理想技术。但是在实践中，实际的多端口存储器却不受人们的欢迎，因为它们与传统的单端口存储器相比，包含了大量的系统开销。所以，单端口存储器经常用来实现伪多端口存储器。

从美国专利5,706,482，人们知道有一种具有伪多端口存储器的装置，它包含用于存储图像数据的单端口存储器。执行写处理的第一电路和执行读处理的第二电路二者都能够访问该存储器。FIFO写队列提供在存储器端口和第一电路之间，而FIFO读队列提供在存储器端口和第二电路之间。判优电路使得在FIFO读队列下溢时能够从存储器中读出数据。否则，FIFO写队列被准许进行访问，以执行来自第一电路的缓冲写命令。由第一和第二电路，以比读和写访问频率更高的频率，对存储器进行访问。美国专利5,706,482中指出，存储器写和读速度应当至少分别是把数据写入写缓存器的写速度以及从读缓存器中读出数据的读速度的二倍。

高存储器速度的缺点是，功耗高，并且使设备的操作速度受限。

本发明的目的是提供一种具有单端口存储器的设备以及至少两个独立访问存储器并且其中可以采用较低存储访问速度的电路。

本发明的另一个目的是，访问存储器的每一个电路可以在其自身实质上为周期的时钟信号的控制下工作，而不必中断时钟循环的执行以在其它电路对存储器进行的访问期间进行等待。

本发明的再一个目的是在访问存储器的至少两个电路具有相互不同的时钟周期时，降低了所需的访问速度。

本发明的又一个目的是提供一种具有单端口存储器以及其中不采用多位置FIFO队列并且独立访问存储器的至少两个电路的设备。

按照本发明的设备如权利要求1所述。该设备中，一定时电路实现有效性时间区间的周期性起始时间之间的可变相位延迟，其中，第一处理电路输出访问请求(含有如存储器地址)，以及在有效性时间区间中访问请求的接受(接受其中所使用的存储器访问请求仅仅意味着存储器电路以不再需要保留该请求这样的方式开始对该请求进行处理)。对来自第二处理电路的访问请求进行处理使得在可以接受下一个请求之前增加了相位延迟。但是，只有当所得到的第一数据处理电路的增加的相位延迟保持在有效性区间内时，才对来自第二处理电路的访问请求进行处理。在以后的有效性周期内，以顺序步骤，减小相位延迟，直到在特定有效性区间结束之前，特定的有效性周期内的延迟位于至少一个最小存储器重复周期处为止。通过允许一可变相位延迟，可以减小对存储器访问速度的速度要求。

因为相位延迟保持在这些请求的有效性区间内，因而总是可以在由第一数据处理电路输出的有效性区间内，捕获来自第一数据处理电路的这些请求。无需使第一数据处理电路为某一操作循环而暂停，以等待接受某一请求。因此，在一种实施例中，采用单个的寄存器来捕获请求信息，而无需采用FIFO，来缓存可以增加到两个或更多个请求的几个请求。寄存器甚至可以共享用于连续存储来自两个数据处理电路的请求，这是因为来自第一数据处理电路的请求总是保持有效，直到可以丢弃来自第二数据处理电路的请求以后。

在一种实施例中，定时电路包含各个时钟电路，用于第一和第二处理电路的周期定时操作，从而使得可获得的新访问请求(或除了与处理有关的原因以外能获得新访问请求的的)的频率之和小于最小存储器重复周期的倒数。因此，这就确保了对所有来自周期时钟处理电路的访问请求进行处理，并且当可以足够早地对它们进行处理时，第二处理电路仅作出访问请求，从而在已经作出后续访问请求的第一数据处理电路的时钟周期结束之前结束处理。

在一种实施例中，定时电路包含异步判优电路。每一处理电路在周期起始时间(时钟报时信号)处输出访问请求(含有存储地址等)，并且判优电路对冲突进行排序。一旦存储器可以接受某一请求了，判优电路首先接受第一个作出的请求。如果两个处理电路同时作出访问请求，则判优电路决定接受这些访问的顺序。

在一种实施例中，通过引入自定时动作来实现可变延迟，该动作首先重复地从一个处理电路，通过该判优电路接收请求，然后执行所要求的存储访问。该自定时动作产生用于访问存储器的第三时钟(定时)信号，从而相对于处理时钟，存储器的访问具有可变相移(接受这里所用的存储器访问请求仅仅意味着自定时电路在缓存存储器中对请求作了复制)。以这种方式，当必须对所有的请求提供服务时，对存储器速度的要求降低为：存储器性能应当不小于处理电路访问速率之和。注意，如果不同的处理电路的访问速率各不相同，相对于现有技术来说，只会将较低速度要求强加给存储器。

通过在自定时动作之前引入判优器，那么判优器所引入的延迟不会影响最小存储器重复周期。这就减小了对存储器速度的要求。

如果两个处理电路请求同时访问该存储器，并且对最快的处理电路的请求却在最后进行处理，那么对该请求的接受就在存储器访问时间之后进行，该时间短于最快的处理电路的时钟的时钟周期。在由自定时动作处理来自最快处理电路的访问请求的时间间隔内，可能已经出现了来自最快处理器的下一个访问请求。与前一个时钟相比，相对于提供该请求的时钟时间而言，该接受的第二请求的延迟较短。在以后的访问中，采用连续的步骤，使相位延迟减小，直到延迟为零，或者较慢的处理单元提出访问请求。当出现后一种情况时，较快的处理单元中的时钟和存储请求的接受之间的延迟已被减小到这样的程度，即，接受了某一请求和下一个时钟报时信号之后剩余的时间至少是存储器访问时间(和某些定时系统开销)。

因此，在一种实施例中，自定时动作中的单个寄存器用来捕获访问信息，而无需采用FIFO来缓存可以增加到两个或多个请求的大量请求。由于自定时动作是在判优器之后，因而该寄存器是共享用于顺序存储来自两个数据处理电路的请求的。

最小存储重复周期无需远远高于来自快速处理电路的连续请求之间的时间间隔。如果没有应当丢失的来自一个处理电路的请求，那么两个处理电路的访问请求频率之和应当小于存储器访问时间的倒数。当一个处理电路的访问频率小于另一个的访问频率时，所要求的存储器访问速度小于快速处理电路的速度的两倍。通常，当较慢数据处理电路的访问频率是快速数据处理电路的访问频率的十分之一时，存储器速度仅需高于快速处理电路的速度的百分之十。

数据寄存器可以提供用于根据读请求而从存储器接收读数据。当仅在低频下产生读请求时，读数据需要在低速下重新更新，因而可以由一个或多个处理电路进行处理而无需特别的定时要求。具体说来，当只有第二数据处理电路在低于第一数据处理电路的请求频率的频率下产生读请求时，这确保了在第二数据处理电路使用的固定延迟内可获得读数据。

在一种实施例中，读和写数据宽度各不相同，读数据(用于第二数据处理电路)含有多个写字(来自第一数据处理电路)。因此，可以用来自第二数据处理电路的低请求速率来实现高数据速率，使得最小存储重复频率仅略高于快速数据处理电路的请求频率之上。

存储器可以由沿集成电路一行中的顺序几何位置排列的存储器组组成。这时，导线延迟将明显影响访问时间，该访问时间由存储器访问时间和导线延迟之和组成。通过对呈流水线排列的不同存储器组进行访问而顺序各级与存储器组中的各个存储器耦联，可以减缓由于这些导线延迟而造成的访问频率的降低。最好是每一存储器组具有一自定时动作，该动作从流水线中其前者重复首先接收访问请求，并且随后将该请求传送到其后者，而同时如果需要的话对该存储器组进行访问。在这样一种实施例中，如果是两个相邻存储器组之间的导线延迟而不是沿顺序存储器组运行的导线的延迟的话，那么存储器的性能是受到限制的。

从下面的附图和说明中，读者将会清楚地了解按照本发明的装置的各个目的和优点。

图1示出带有一个存储器的电路和用于两个处理过程的电路；

图2示出作为时间函数的访问周期时间和延迟；

图3示出图1所示电路中所包含的信号；

图4示出一部分定时电路；

图4a示出另一部分的定时电路；

图5示出一种存储器结构；以及

图6示出另一种带有存储器的电路。

图1示出一种电路，它带有第一数据处理电路10a、第二数据处理电路10b、第一时钟电路11a、第二时钟电路11b、选择器电路12、多路复用器14、同步电路15、寄存器16、存储器18和数据寄存器19。第一时钟电路11a与第一数据处理电路10a和选择器电路12耦合。第二时钟电路11b与第二数据处理电路10b和选择器电路12耦合。第一和第二数据处理电路10a，b具有与多路复用器14的输入端耦合的访问请求信息输出端，而多路复用器接着具有与寄存器16的输入端耦合的输出端。选择器电路12具有与多路复用器14的控制输入耦合的选择输出端以及与同步电路15耦合的定时控制输出端。同步电路15具有与寄存器16和存储器18耦合的定时输出端。数据寄存器19具有与存储器18耦合的输入端和与第二数据处理电路10b耦合的输出端。

在显示驱动器应用中，存储器18存储图像信息如像素数据，而第二数据处理电路则是一个根据从存储器18读得的数据(数据处理这里理解为包括(但并非局限于)显示屏上的控制信息)对显示屏(未示出)上的像素内容实施控制的显示控制电路。例如，本申请中，第一数据处理电路10b是一个对像素数据进行计算的处理器、一接收器电路或摄像处理器。第一数据处理电路10a将像素数据写入存储器18，从而以后可以由第二处理电路10b读出。来自数据处理电路10a，b的访问请求信息含有例如用于对存储器18中的位置进行寻址的地址、使能/禁止访问的控制位、读/写控制位和选项数据。然而，应当理解，本发明并非仅限于这样的请求。例如，存储器可以包含对与来自数据处理电路10a，b中的一个的请求一起使用的地址进行更新的地址计数器。本例中，无需在来自该数据处理电路的访问请求信息中提供地址。其它的信息可以由缺省来提供。在极端情况下，所有的访问请求信息可以由缺省来提供，只要指出该请求是来自可获得缺省的特定数据处理电路10a，b即可。

运行时，电路的定时是通过时钟电路11a，b和选择器电路12的组合来控制的。第一和第二数据处理电路10a，b按照由它们的各时钟电路11a，b所确定的循环周期而工作。每一数据处理电路10a，b能够在其特定的循环周期中的每一个循环周期中产生新的访问请求信息。多路复用器14将访问请求信息从数据处理电路10a，b中选出的一个数据处理电路传送到寄存器16，在此对访问请求信息进行锁存。(可以采用传统的多路复用电路，如总线类电路，其中，输入端中的一个输入端导电连接到输出端)。寄存器16将锁存的信息传送到存储器18，由其在访问请求信息的控制下对存储单元进行访问。如果写请求伴随有地址和数据，那么存储器18就将数据存储到由该地址所寻址的存储单元内。如果读请求伴随有地址，那么存储器18从所寻址的存储单元中读取数据，并使数据锁存在数据寄存器19中。选择器电路12判断来自哪一数据处理电路10a，b的访问请求信息被锁存在寄存器16中。选择器电路12触发同步电路15，由其判断什么时候对访问请求信息进行锁存，以及什么时候采用所锁存的访问请求信息启动存储器访问循环周期。

第一和第二数据处理电路10a，b的循环周期重复率可以实质上不同，比如相差10倍。在一个例子中，第一处理电路10a具有这样一个循环持续时间，在该循环持续时间中，有效访问请求信息具有P1＝100纳秒(F1＝1/P1)，而第二处理电路10b具有相应的持续时间P2＝1000纳秒(F2＝1/P2)。可以在顺序的访问之间的可变可选周期内对存储器18进行访问。存储器访问循环周期Pm的最小持续时间为存储器访问时间(Macc)、导线延迟(Wde1)和控制电路引入的定时开销(Cde1)之和。因此，Pm＝Macc+Wde1+Cde1。存储器Fm的最大访问频率是存储器访问的倒数Fm＝1/Pm。频率F1、F2应当使得最大存储器频率Fm高于第一和第二数据处理电路10a，b的频率之和F1+F2。例如，在一例频率F1＝10Mhz和F2＝1MHz中，存储器频率至少要求为11Mhz。

当人们知道第一数据处理电路10a在所有的循环周期中都不发出新的访问请求但仅在其循环周期的部分k(例如k＝2/3)中发出新的访问请求时，这一条件甚至可以进一步变成：

Fm＞k*F1+F2，

从而需要仅对来自第一数据处理电路10a的k*F1个访问请求进行处理。

在低速数据处理电路10b使访问请求信息可获得以后，选择器电路12尽快从低速数据处理电路10b中选择要复制到寄存器16的访问请求信息。这意味着，此时，延迟了从快速数据处理电路10a的访问请求信息的选择。

图2示出快速数据处理电路10a使访问请求信息可获得的时间和把访问请求信息复制到寄存器16内的时间之间的延迟D作为时间的函数的情况。另外，该图示出同步电路15启动的触发复制进入寄存器16和触发存储器访问循环周期的顺序循环周期之间的实际持续时间P。(还应该注意到，仅按每个循环周期定义延迟和持续时间，但为了简便起见，图中绘出了连续的图示)。

图中，读者可以看到，开始时，延迟D的值D0较小，并且存储器访问循环周期的重复时间P等于第一数据处理电路10a的重复循环周期的持续时间T1。在选择来自第二数据处理电路10b的访问请求信息的t2时刻处，延迟D增大一个量Tm，它等于最小长度存储器访问循环周期。随后，存储器访问循环周期的重复时间P长度落到几个访问循环周期的最小长度Tm。这使得延迟D在每一访问循环周期以后降低一个差值T1-Tm，直到达到原来的小延迟D0。随后，存储器访问循环周期的重复周期Tm增大到第一数据处理电路10a的循环周期持续时间T1。

应当注意，最差的情况是，延迟D小于第一数据处理电路10a的循环周期持续时间，这意味着由于在访问控制信息变得可获得以后访问循环周期以延迟D0开始并且因为T1＞Tm，初始延迟D0以后可获得的访问请求信息仍然在附加延迟D0+Tm以后可获得。循环周期频率Fm＞F1+F2的选择确保了延迟D在第二数据处理电路10b的下一个循环周期开始并使延迟增加之前减小到D0。这样，就确保了无需使第一数据处理电路10a等待数据对存储器进行访问，或使附加的缓存器对来自第一数据处理电路10a的访问请求信息进行缓存。

应当指出，正如将会说明的那样，可以使存储器的访问形成流水线。这时，持续时间Pm不对应于对存储器访问需求的全部时间，但仅对应于对单一流水线级中的请求进行处理的持续时间。当由初始流水线级来确定Pm时(或者当这是仅有的级时)，它包括对该级进行处理的持续时间，加上存储器访问时间，加上导线延迟。

图3示出各个循环持续周期的定时。轨迹CLK1和CLK2示出来自第一和第二时钟电路11a，b的时钟信号，轨迹ACC1、ACC2示出访问请求事件。轨迹SEL示出来自选择器电路12的选择信号，而轨迹CLK3示出存储器循环周期触发脉冲。

开始时，保持具有图2所示小延迟D0的状态。选择来自第一数据处理电路10a的访问请求信息。根据CLK1中开头两个时钟脉冲，几乎是同时，产生CLK3中的脉冲，而将访问请求信息载入寄存器16，并且随后在所载入的访问请求信息的控制下，对访问请求进行处理。因此，CLK3中的脉冲之间的延迟等于此时CLK1的循环周期持续时间T1。

CLK1中第三时钟脉冲30的开头与CLK2中的时钟脉冲的开头同时到达(这是最坏的情况；时钟脉冲是无需重合的)。现在，选择电路从第二数据处理电路10b中选择出访问信息，并且CLK3中的脉冲几乎是响应于CLK2中的脉冲立即产生的，以将访问请求信息载入寄存器16。

随后，选择SEL回到第一数据处理电路10a，并且一旦考虑到存储器电路的速度是所允许的，则在CLK3中产生脉冲32，以将对应于CLK1中的脉冲30的访问请求信息载入寄存器16，并开始该存储器访问循环周期。应当注意，尽管与CLK1中更前面的脉冲的对应延迟相比，相对于脉冲30，脉冲32具有大得多的延迟，但该延迟仍然小于该时间区间，直到第一数据处理电路10a按照下一个脉冲34改变了访问请求信息ACC1。根据CLK1中的下一个脉冲34，一开始新的访问循环周期了，即在时间区间Tm等等以后，就开始CLK3中产生脉冲36。因此，逐渐减小CLK1中的脉冲和CLK3中相应的脉冲之间的延迟。

人们会注意到，用来改变访问请求信息ACC1所需的时间应当短到使专用于第二数据处理电路10b的一个循环周期所引起的延迟不会在改变期间载入访问请求信息。但是，改变访问请求信息的时间间隔很小(例如小于0.5纳秒)，使得这不会在10MHz的循环周期频率下明显影响最大允许延迟。

还应该注意到，图3中示出了一种最坏的情况，这时CLK1中第三时钟脉冲30的开头与CLK2中的时钟脉冲的开头同时到达。如果CLK2中的时钟脉冲的开头在第一数据处理电路10a的时钟脉冲的开头之前到达，那么也立即对来自第二处理电路10b的访问请求进行处理，条件是已经对来自第一数据处理电路10a的先前的访问请求进行了处理。但这时，对来自第二数据处理电路10b的请求所进行的处理先于第一数据处理电路10a的时钟循环周期而结束，因而与图3中的情况相比，时钟循环周期中留有了更多的时间。如果CLK2中的时钟脉冲的开头晚于第一数据处理电路10a的时钟脉冲的开头，那么就首先对来自第一数据处理电路10a的访问请求进行处理。这时，一旦对来自第一数据处理电路10a的访问请求进行了处理，就开始对来自第二数据处理电路10b的请求进行处理，并继续进行下去，如果需要进入第一数据处理电路10a的下一个时钟循环周期的话。结果，或者下一个时钟循环周期中对来自第一数据处理电路10a的访问请求的处理根本不需延迟，或者与图3中的情况相比，在下一个时钟循环周期中留下更多的时间。

应当理解，在一种实施例中，数据处理电路10a，b无需在其时钟循环周期的每一个周期中请求访问。如果是这样的话，可以在没有作出请求的那些循环周期中禁止施加到选择器12的时钟信号。因此，在中断的来自第一数据处理电路10a的访问请求的情况下，更快地减小延迟D的增加，或者在中断的来自第二数据处理电路10b的访问情况下，阻止延迟D的增加。

当两个数据处理电路10a，b仅进行写入数据时，无需从存储器18中返回数据。在低速(第二)数据处理电路10b产生读请求时，提供数据寄存器19。如果其进行读访问时，存储器18在读数据可获得时将已经读取的数据以及负载信号发送到数据寄存器19。该电路具有这样的作用，即在相应的访问请求之后，至少从预定时间Tm+Am起，总是可获得读数据，使得对数据进行读取具有延迟，而对于在读循环周期前的访问循环周期，结束访问具有最大延迟。应当注意，存储器读循环周期的(流水线步骤的)持续时间与存储器写循环周期不同。这时，读循环周期的存储器的持续时间应当如此之短，使得直到访问请求信息ACC1发生变化的延迟不比存储器读循环周期长。因为第二数据处理电路10b的时钟要慢得多，所以只有在已经将读数据载入数据寄存器19以后，才载入读数据。

当来自数据处理电路10a，b的访问请求是同步的时候，访问请求之后的预定时间间隔Da-Db内，可获得读数据。这时，可以省略数据寄存器19，或实施来自第二数据处理电路10b的定时控制。

当两个数据处理电路可以发出读请求时，最好按照读请求源(例如在经延迟的SEL信号的控制下)，为每一个读请求提供一个数据寄存器19，并载入之。

图4示出选择器电路局部电路的实施例。该电路具有与时钟电路11a，b(未示出)耦合的输入端，和与同步电路15(未示出)的信号交换接口REQ、ACK。该电路包含异步判优器40(互斥元件)、一对时钟触发器41a，b、一对与门电路42a，b、一对非对称Muller C元件44a，b和或门46。判优器40本身已为人们已知的类型，它提高了与输入端相应的输出，在该输入端处，提高了输入信号，例外是一次最多使一个输出端保持为高输出。Muller C元件本身也为人们所知，并且是这样一种类型，即，如果其所有的输入信号均为逻辑高，则提高其输出信号，而当不带有+的输入变成为逻辑低时，则降低输出信号。

时钟电路11a，b(未示出)的输出端与时钟触发器41a，b的时钟输入端耦合，后者的输出与判优器40的输入耦合。判优器40的输出分别和与门42a，b的第一输入耦合。与门42a，b的输出和或门46的输入以及非对称Muller C元件44a，b的+输入耦合。Muller C元件44a，b的输出和与门42a，b的反相输入端以及时钟触发器41a，b的复位输入端耦合。异步接口的ACK输入和Muller C元件44a，b的对称输入端耦合。或门46的输出端和异步接口的REQ输出耦合。与门42a，b的输出端用来控制多路复用器14(未示出)。

运作时，当时钟电路11a，b中的一个提高其输出信号时，相应的触发器41a，b的输出变成逻辑高。一旦其至少一个输入变成逻辑高，则判优器40提高相应的输出。与门42a传递该提高的输出，产生信号以控制用来选择访问请求信息的多路复用器。或门46响应于与门42a提高了的输出，而产生提高了的信号交换请求信号REQ。当通过输入信号ACK而确认该请求时，Muller C元件44a使时钟触发器41a复位，通过使其对与门42a的输入为低而判优器对其作出响应。结果，或门46使REQ信号降低。作为回应，ACK信号降低，随后，电路为下一个循环周期作准备。注意，一旦判优器使其对与门42a的输出变成低时，它就立即接受来自数据处理电路10b的等待请求。但是，只要还未完成前一存储器信号交换，则Muller C元件44a的输出为高，而阻止了与门42b的输出变成高。这样，两个访问序列合并，同时防止了不同来源的两个存储器访问相互重叠。

在一种典型的实施例中，同步电路15本身是一种已知类型，它具有与选择器电路12和存储器18的信号交换接口。响应于来自选择器电路的请求信号，同步电路15认可某一确认，并使寄存器16加载访问请求数据。当加载该数据并且对该请求已经作出否定时，同步电路15拒绝该确认。一旦访问请求数据被加载到寄存器16中，则同步电路15启动与存储器18的信号交换。一旦已经完成了该信号交换，则同步电路15准备对来自选择器电路12的下一个请求作出确认。

图4a示意示出采用信号交换信号的同步电路15的典型实施例。该实施例中，同步电路15含有中继器电路150、排序电路152以及Muller C元件154。中继器电路150和排序电路152本身是标准的已知结构的异步电路部件。为清楚起见，图中已示意示出这些电路部件。从选择器电路12(未示出)输入的请求和从排序电路152输出的第一请求与Muller C元件154的输入耦合。Muller C元件154的输出与选择器电路12的确认输入端、排序电路152的第一确认输入端以及寄存器16的时钟输入端相耦合。排序电路152的第二请求输出端和确认输入端和存储器18(未示出)耦合。排序电路152的第二请求输出端和确认输入端与中继器电路150耦合。

运作时，当排序电路152也输出请求信号时，对来自选择器电路12的请求信号进行处理。这时，对请求信息进行计时(clocked)入寄存器16，并且将这些请求确认到选择器电路12和排序电路152。作为响应，排序电路152将请求信号发送到存储器18，由其采用存储在寄存器16钟的访问信息来执行存储器访问。一旦完成了存储器访问，则存储器返回确认信号。排序器152随后向中继器150发送一则确认信号，后者采用请求信号作为响应，并将该请求信号传送到Muller C元件154。

当在排序电路已经发送了新的请求信号之前而选择器电路12发送一请求信号时，Muller C元件154不会作出响应，直到排序电路已经发送了新的请求信号。因此，寄存器16的时钟控制和检测对存储器18的请求被延迟，直到从前一次存储器访问开始以来已经传送了至少一次最小存储器访问周期为止。

在许多应用场合，如移动显示潜水器(diver)，存储器由几个存储器组组成。因此，存储器组通常沿一条很长的地理距离而顺序排列起来，例如在显示器上对应于不同的像素范围的地方。这些长地理距离导致导线延迟(Wde1)增大，因而导致存储器频率Fm降低。这一问题可以通过使存储器访问请求形成流水线来加以克服。

图5示出一例这样的存储器电路，用于图1中的电路。该电路含有几个存储器组52a-d，和几个同步电路50a-d。同步电路50a-d排列在流水线中作为各级，而流水线则传送来自寄存器16的访问请求信息。流水线中的第一级具有与同步电路15的信号交换接口。另外，信号交换接口配置在流水线中顺序的各级对(pair)之间。同步电路的输出与存储器组52a-d耦合。

运作时，同步电路50a-d中的每一个重复地首先从其左邻接收、锁存访问请求信息，随后将该信息施加到其相关的存储器组，同时将该信息传送到其右邻。一旦已经存储了访问请求信息而之后该访问请求信息(例如地址、读/写控制并且还优选写数据)被施加到相应的存储器组，则尽可能快地对接收访问请求信息的请求作出确认。只有当存储器组对访问请求信息进行了处理并且该信息被传送到其右邻时，才接受下一个请求。

应当理解，图5所示的结构用来通过减小两个通信电路之间的导线延迟的影响、允许高存储器频率Fm，而使存储器访问循环周期的长度Tm最小。这接着使对于数据处理电路10a，b的循环周期频率较高。还应该理解，可以在存储器中使用其它形式的流水线，并且如果存储器具有足够快的循环时间而非流水线控制的话，则不需流水线控制。

在一种实施例中，响应于读请求，并行输出来自存储器组52a-d的读数据。在本实施例中，当相关的存储器组已经产生了数据时，最好将来自每一存储器组的读数据锁存在各相应的数据寄存器中(未示出)。采用这样的方式，来自存储器的读得的字比起写的字更宽，这很有用，例如对在低频情况下需要很宽的字(如图像行)的显示器。

尽管上文中按照信号交换接口描述了该电路，但应当理解，可以用单边触发器接口来取代信号交换接口。例如，可以将同步电路15排列成在收到请求时触发最小持续时间的脉冲，并准备在脉冲结束时接受新的请求。脉冲可以用来触发存储器18和寄存器16。当可以确保做到这一点时，被触发的电路足够快速地作出响应，进入准备状态，当下一个触发脉冲到达时，则无需信号交换。然而，信号交换的优点是，它是合成的，可以在不知道其它子模块的速度的情况下，设计系统中的子模块。与此类似，可以用朝向时钟电路11a，b的信号交换接口来取代图中所描述的脉冲接口。本实施例中，时钟电路11a，b使时钟的下一个脉冲延迟了一个足够的量，使相关数据处理电路10a，b产生下一个访问请求信息并在确认了请求时开始下一个循环周期。因此，可以调节时钟电路11a，b施加到数据处理电路10a，b的时钟频率。但是，应当注意，在本实施例中，用于快速(第一)数据处理电路10a的第一时钟电路11a仅改变其频率。当插入存储器循环周期用于第二数据处理电路10b时，无需进行使存储器循环周期大小出现突然的大相位跳动。与此类似，可以不采用异步接口而采用同步接口，例如，通过从公共时钟源例如通过将更高频率的时钟除以不同的分频比或者通过将一个时钟电路相位锁定在另一个上，而从时钟电路11a，b得到时钟信号。

这时，可以从与其它时钟电路同步的时钟，得到用于寄存器16和存储器18的控制脉冲。例如，如果时钟11a，b分别在频率N1*F0和N2*F0处是同步运行的，那么在没有延迟时寄存器16的时钟可以在N1*F0的频率下工作，而当从第二数据处理电路10b接收到访问请求时，则在(N1+N2)*F0的频率下工作，直到跟上该延迟时为止。

人们还可以不采用除法器或锁存时钟，而是采用时钟多路复用器用以向存储器18提供时钟，后者传送来自独立的存储器18的时钟的信号或者来自第一处理电路的第一时钟电路的信号。本实施例中，在接收到来自第二处理电路11b的访问请求时启动该独立的时钟，并且在高于第一时钟电路11a的频率以上的频率下运行。在准许了来自第二处理器10b的访问请求以后，传送来自该独立时钟的信号，至少直到该独立时钟对第一时钟电路11a的时钟信号获得了如此之多，使得其在第一时钟电路11a的周期结束之前，在长于一个最小存储器访问周期的第一时钟电路11a的周期的早期部分启动。

读者将会理解，这种结构使得一个寄存器16能够用来对数据处理电路10a，b和存储器之间的所有信息进行缓存，当然会采用更多的寄存器。

图6示出这样一个实施例，其中，在第一数据处理电路10a和多路复用器14之间采用寄存器60a，而不是寄存器16。可以实质上是与图1中的寄存器16是同时地装载寄存器60a(但是，在从第二数据处理电路10b接受到访问的那一时刻，可以省略装载)。T2时即当来自第二处理电路10b的访问请求信息的持续时间长于2*Tm时，不再需要寄存器用于第二数据处理电路10b，最差的情况是，延迟直到已经由存储器18处理了访问请求信息为止。

尽管上文中对本发明的描述是针对并行从数据处理电路提供的访问请求信息而进行的，但应当理解，在不偏离本发明的情况下，该信息的提供也可以是部分地，或者是整体串行提供的，只要不会导致违反定时限制即可。

同样，应当理解，可以通过多路复用器14，将多于两个并且其中每一个具有自身在其自身的频率下周期性地产生访问请求信息的输出的数据处理电路10a，b与寄存器16耦合起来。例如，如果访问频率之和不超过存储器访问频率，那么可以采用几个快速数据处理电路和一个慢速数据处理电路。在另一例中，可以采用一个快速数据处理电路和几个慢速数据处理电路。

总的说来，如果有N个数据处理电路并且如果N-1乘以最小存储器循环持续时间与任一处理器的循环周期持续时间相吻合，那么该电路将确保在循环周期持续时间结束之前由寄存器捕获访问请求信息，即使另一处理电路被允许首先进行访问，条件是频率之和小于最小存储器循环周期长度的倒数即可。

Claims (12)

1.一种数据处理设备，它包含：

-第一和第二数据处理电路(10a，b)，每一处理电路具有输出存储器访问请求的输出端，至少所述第一数据处理电路(10a)在各有效性持续时间间隔期间都输出各访问请求；

-多路复用电路(14)，具有与所述第一和第二数据处理电路(10a，b)的输出端耦合的输入端；

-存储器电路(16，18)，它具有顺序从所述多路复用电路(14)的输出接受所述访问请求的输入端，每一访问请求至少是在接受到前一访问请求之后的最小存储器重复周期以后；

与所述第一和第二数据处理电路(10a，b)和所述存储器电路(16，18)耦合并且设置用于进行第一和第二处理电路(10a，b)的时间操作的定时电路(11a，b，12，15)，每一处理电路实质上成周期性，从而所述有效性持续时间间隔实质上成周期性并具有与比最小周期性重复周期更长的周期，所述定时电路(11a，b，12，15)设置成选择接受时间点，在这些时间点处，在作出特定访问请求的所述有效性持续时间间隔内接受来自所述第一数据处理电路(10a)的每一特定的访问请求，所述定时电路(11a，b，12，15)改变有效性持续时间间隔中接受时间点的位置，从而在该有效性持续时间间隔内使该位置延迟，使得留有余地用于先前接受的从第二数据处理电路(10b)由多路复用电路传送的访问请求，并且在后续的有效性周期内应用来自所述第一数据处理电路的顺序访问请求期间，以顺序的步骤使位置移动到所述有效性持续时间间隔的开头。

2.如权利要求1所述的数据处理电路，其特征在于，所述定时电路包含第一和第二时钟电路(11a，b)，它们分别与所述第一和第二数据处理电路(10a，b)的时钟输入端耦合，从而如果作出访问请求，则这些访问请求分别在第一和第二时钟电路(11a，b)的第一和第二频率下由所述第一和第二数据处理电路(10a，b)所取代，所述第一和第二频率的和小于最小存储器重复周期的倒数。

3.如权利要求2所述的数据处理电路，其特征在于，所述定时电路包含异步判优电路(40)，其输入端与所述第一和第二时钟电路(11，ab)耦合而输出端则与所述多路复用电路(14)的控制输入端耦合，所述判优电路(40)设置成对从第一和第二数据处理电路(10a，b)中的哪一个而由所述多路复用电路(14)传送该访问请求实施控制，所述判优电路(40)根据所述第一和第二数据处理电路(10a，b)的时钟信号的转换的先来者优先的原则来选择数据处理电路(10a，b)。

4.如权利要求3所述的数据处理电路，其特征在于，它包含异步定时器电路(15)，它具有与异步判优电路(40)耦合的触发输入端，并用来产生用于对所述存储器(18)进行访问的定时信号，每次当异步判优电路(40)选择一项请求并且已经结束了前一最小存储器重复周期时，所述异步定时器电路(40)对所述存储器访问循环周期实施触发。

5.如权利要求1所述的数据处理电路，其特征在于，所述存储器电路包含寄存器(16)和存储单元(18)，所述寄存器(16)耦合在所述第一数据处理电路(10a)和存储单元(18)之间，用来在由所述定时电路(11a，b，12，15)所确定延迟时，在所述定时电路(11a，b，12，15)的控制下由所述存储单元(18)来锁存来自至少所述第一数据处理电路(10a)的访问请求信息。

6.如权利要求1所述的数据处理电路，其特征在于，所述存储器电路(12，18)包含一系列顺序耦合的流水线级(50a-d)，用来响应于一个访问请求而执行顺序的步骤，所述最小存储器重复周期对应于一个流水线级执行一个步骤所需的时间间隔。

7.如权利要求6所述的数据处理电路，其特征在于，所述存储器电路(16，18)包含存储器组(52a-d)，每一存储器组与流水线级(50a-d)的相应一个耦合，用来在不同的存储器组(52a-d)中顺序对每一请求进行处理。

8.如权利要求7所述的数据处理电路，其特征在于，所述存储器组(52a-d)沿集成电路的某一空间行排列在顺序的位置上，读数据输出端用来输出响应于沿所述行的顺序位置处的请求中的读请求而读得的数据，所述第二数据处理电路(10b)包含与所述输出耦合的显示驱动器电路。

9.如权利要求1所述的数据处理电路，其特征在于，它包含耦合在存储器电路(16，18)和第二数据处理电路(10b)之间的数据寄存器(19)，用来响应于所述请求中的读请求而复制从所述存储器电路(10a，b)读得的读数据，并且用来在处理所述第一数据处理电路(10a)的访问请求期间将所述读得的数据提供到第二数据处理电路(10b)。

10.如权利要求9所述的数据处理电路，其特征在于，所述存储器电路(12，16)包含具有第一数据字长度的多个存储器组(52a-d)，所述请求中的写请求包含存储器组选择信息和第一数据字长度的写数据，所述数据寄存器(18)具有第二数据字长度，用来根据每一读请求，并行地从多个存储器组(52a-d)中接收数据。

11.如权利要求1所述的数据处理电路，其特征在于，所述第二数据处理电路(10b)包含显示驱动器，用于根据所述读数据通过驱动显示装置的内容来对来自所述存储器的读数据进行处理。

12.一种处理数据的方法，其特征在于，它包含

-每次在最小存储器重复周期以后，提供能够接受顺序访问请求的存储器电路(16，18)；

-在多个数据处理电路(10a，b)的第一和第二输出端处产生访问请求信号，访问请求每次保留用于在所述第一输出端处的有效性持续时间间隔，所述有效性持续时间间隔长于所述最小存储器重复周期；

-将访问请求从所述第一和第二输出端时间多路复用至所述存储器电路(12，16)；

-控制所述第一输出端输出所述访问请求时所述有效性持续时间间隔开始和来自所述有效性周期的访问请求的接受之间的延迟，所述延迟在来自所述第一输出端的顺序访问请求的作用期间以顺序步骤而减小，直到在某一特定的有效性周期结束之前该特定的有效性周期内的所述延迟落在至少一个最小存储器重复周期之内；

-随后，接受来自所述第二输出的至少一个访问请求，增大在下一个访问请求保持在所述输出端处的有效性周期内接受的第一数据处理电路的下一个访问请求之前的延迟。

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