JPS6116086A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6116086A JPS6116086A JP59135938A JP13593884A JPS6116086A JP S6116086 A JPS6116086 A JP S6116086A JP 59135938 A JP59135938 A JP 59135938A JP 13593884 A JP13593884 A JP 13593884A JP S6116086 A JPS6116086 A JP S6116086A
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- Japan
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- data
- address
- memory
- low
- memory element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえばＣＲＴディスプレイ装置のリフレ
ッシュメモリに用いられるメモリ制御方式に関する。
ッシュメモリに用いられるメモリ制御方式に関する。
一般に、ＣＲＴディスプレイ装置のりフレッシーメモリ
においては、データの書込み速度よシも読出し速度が極
端に早いものとなっている。
においては、データの書込み速度よシも読出し速度が極
端に早いものとなっている。
これは、ＣＲＴ７−′イスプレイ装置の高精細化が進む
につれ、データの転送速度が高くなりつつあす、マイク
ロコンヒーータ等でリフレッシ−メモリに書き込む速度
よシ早くなっているためである。この場合、読出し速度
に見合った高速のメモリ素子を利用すれば良いが、この
ような素子は高価でメモリの集積度も低く、小型で安価
な装置には不向きである。したがって、低速の書込み速
度のメモリ素子を用いて、読出し時に必要な高速のデー
タ転送速度が達成できるものが望まれていた。
につれ、データの転送速度が高くなりつつあす、マイク
ロコンヒーータ等でリフレッシ−メモリに書き込む速度
よシ早くなっているためである。この場合、読出し速度
に見合った高速のメモリ素子を利用すれば良いが、この
ような素子は高価でメモリの集積度も低く、小型で安価
な装置には不向きである。したがって、低速の書込み速
度のメモリ素子を用いて、読出し時に必要な高速のデー
タ転送速度が達成できるものが望まれていた。
この発明は上記事情に鑑みてなされたもので、その目的
とするところは、低速の書込み速度のメモリ素子を用い
て、読出し時に必要な高速のデータ転送速度を達成する
ことができるメモリ制御方式を提供することにある。
とするところは、低速の書込み速度のメモリ素子を用い
て、読出し時に必要な高速のデータ転送速度を達成する
ことができるメモリ制御方式を提供することにある。
この発明は、データの書込時、書込みアドレスの一部を
用いて複数の低速書込み速度のメモリ素子を順次選択し
、この選択されるメモリ素子の対応する書込みアドレス
にデータを書込み、データの読出し時、各メモリ素子の
同一アドレスのデータを読出しアドレスに応じてまとめ
て読出すようにしたものである。
用いて複数の低速書込み速度のメモリ素子を順次選択し
、この選択されるメモリ素子の対応する書込みアドレス
にデータを書込み、データの読出し時、各メモリ素子の
同一アドレスのデータを読出しアドレスに応じてまとめ
て読出すようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図はこの発明に係わるＣＲＴ ７’ ４スプレイ装
置の制御回路を示すものである。すなわち、１は外部装
置から供給される画像情報ｔそのアドレスデータととも
に、リフレッシュメモリ２へ出力するＭＰＵ （マイク
ロ・プロセッシング・ユニット）である。上記ＭＰＵ
１の画像データＤＩＮはデータバス３を介してリフレッ
シュメモリ２に供給され、アドレスデータＡ０〜Ａｌｌ
はアドレスバス４（ｉ−介してリフレッシュメモリ２に
供給されるようになっている。
置の制御回路を示すものである。すなわち、１は外部装
置から供給される画像情報ｔそのアドレスデータととも
に、リフレッシュメモリ２へ出力するＭＰＵ （マイク
ロ・プロセッシング・ユニット）である。上記ＭＰＵ
１の画像データＤＩＮはデータバス３を介してリフレッ
シュメモリ２に供給され、アドレスデータＡ０〜Ａｌｌ
はアドレスバス４（ｉ−介してリフレッシュメモリ２に
供給されるようになっている。
上記リフレッシーメモリ２はＭＰＵ Ｊから供給される
画像データを受取Ｊ、ＣＲＴディスプレイ５に出力する
ものでアシ、上記リフレッシュメモＩ） ２ 、！：
ＣＲＴ ｆイスグレイ５とはＣＲＴコントローラ６によ
って制御されるようになっている。
画像データを受取Ｊ、ＣＲＴディスプレイ５に出力する
ものでアシ、上記リフレッシュメモＩ） ２ 、！：
ＣＲＴ ｆイスグレイ５とはＣＲＴコントローラ６によ
って制御されるようになっている。
上記ｃＲＴディスプレイ５はリフレッシュメモリ２の後
述するシフトレジスタ２２から供給される画像データ（
シリアルデータ）をＣＲＴコントローラ６から供給され
る水平同期信号ｖＳＹＮＣと水垂同期信号Ｈ８ＹＮＣと
を用いて表示せしめるものである。
述するシフトレジスタ２２から供給される画像データ（
シリアルデータ）をＣＲＴコントローラ６から供給され
る水平同期信号ｖＳＹＮＣと水垂同期信号Ｈ８ＹＮＣと
を用いて表示せしめるものである。
上記ＣＲＴコントローラ６はリフレッシュメモリ２に、
制御ｉ号、読出しアドレスデータＢ０〜Ｂｌｉおよびシ
フトクロックを出力するようになっている。
制御ｉ号、読出しアドレスデータＢ０〜Ｂｌｉおよびシ
フトクロックを出力するようになっている。
第２図は上記リフレッシュメモリの構成を詳細に示すも
のである。すなわち、１１，１２゜１３．１４はそれぞ
れ前記ＭＰＵ １から供給される画像情報（１６ビツト
）を順次記憶するメモリ素子であシ、１個または複数個
のＩＣで、たとえば１６ビツ）Ｘ６４にワードの構成と
なっている。１５はドライバであシ、これは前記ＭＰＵ
１から供給される書込みアドレスデータの一部Ａ２〜
Ａ１７によってメモリ素子１１ 、１２゜１３．１４の
記憶アドレスを指定するものである。１６はデコータで
あシ、これは前記ＭＰＵ １から供給される書込みアド
レスデータの一部Ａ１ 、Ａｏによって書込みを行うメ
モリ素子を選択するものである。たとえば、アドレスデ
ータがｒ Ｏ＃ ＯＪの場合、メモリ素子１ノを選択す
る選択信号が出力され、アドレスデー夕がｒ Ｏ、］、
Ｊの場合、メモリ素子１２を選択する選択信号が出力
され、アドレスデータが「１゜０」の場合、メモリ素子
１３を選択する迅択信号が出力され、アドレスデータが
ＩＩ、ＩＪの場合、メモリ素子１４を選択する選択信号
が出力されるようになっている。」二記デコーダ１６の
各選択信号はそれぞれオア回路１７．１８゜１９．２０
の一方の入力端を介してメモリ素子１１．１２，１３．
１４に供給される。」二記ドライバ１５およびデコーダ
１６は前記ＭＰＵ Ｊから供給される制御信号によって
制御されるようになっている。
のである。すなわち、１１，１２゜１３．１４はそれぞ
れ前記ＭＰＵ １から供給される画像情報（１６ビツト
）を順次記憶するメモリ素子であシ、１個または複数個
のＩＣで、たとえば１６ビツ）Ｘ６４にワードの構成と
なっている。１５はドライバであシ、これは前記ＭＰＵ
１から供給される書込みアドレスデータの一部Ａ２〜
Ａ１７によってメモリ素子１１ 、１２゜１３．１４の
記憶アドレスを指定するものである。１６はデコータで
あシ、これは前記ＭＰＵ １から供給される書込みアド
レスデータの一部Ａ１ 、Ａｏによって書込みを行うメ
モリ素子を選択するものである。たとえば、アドレスデ
ータがｒ Ｏ＃ ＯＪの場合、メモリ素子１ノを選択す
る選択信号が出力され、アドレスデー夕がｒ Ｏ、］、
Ｊの場合、メモリ素子１２を選択する選択信号が出力
され、アドレスデータが「１゜０」の場合、メモリ素子
１３を選択する迅択信号が出力され、アドレスデータが
ＩＩ、ＩＪの場合、メモリ素子１４を選択する選択信号
が出力されるようになっている。」二記デコーダ１６の
各選択信号はそれぞれオア回路１７．１８゜１９．２０
の一方の入力端を介してメモリ素子１１．１２，１３．
１４に供給される。」二記ドライバ１５およびデコーダ
１６は前記ＭＰＵ Ｊから供給される制御信号によって
制御されるようになっている。
まだ、２１はアドレスドライバであシ、これは前記ＣＲ
Ｔコントローラ６から供給される読出しアドレスデータ
Ｂ０〜ＢＩＢによってメモリ素子１１，１２，１３．１
４の記憶アドレスを指。
Ｔコントローラ６から供給される読出しアドレスデータ
Ｂ０〜ＢＩＢによってメモリ素子１１，１２，１３．１
４の記憶アドレスを指。
定するものである。上記アドレスドライバ２１はＣＲＴ
コントローラ６から供給される制御信号によって制御さ
れるようになっており、この制御信号はメモリ素子１１
，１２，１３，１４の選択信号として前記オア回路１７
．１８，１９゜２０の他方の入力端を介してメモリ素子
１ノ。
コントローラ６から供給される制御信号によって制御さ
れるようになっており、この制御信号はメモリ素子１１
，１２，１３，１４の選択信号として前記オア回路１７
．１８，１９゜２０の他方の入力端を介してメモリ素子
１ノ。
１２．１３．１４に供給されている。２２はシフトレジ
スタであり、これはメモリ素子１ノ。
スタであり、これはメモリ素子１ノ。
１２．１３．１４の同一アドレスの記憶データが同時に
記憶され、ＣＲＴコントローラ６から供給されるシフト
クロックに応じて記憶データＩ）ｏｕＴｉ ＣＲτコン
トローラ６へ出力するものであり、たとえば６４ビツト
で構成されている。
記憶され、ＣＲＴコントローラ６から供給されるシフト
クロックに応じて記憶データＩ）ｏｕＴｉ ＣＲτコン
トローラ６へ出力するものであり、たとえば６４ビツト
で構成されている。
次に、このような構成において、この発明のメモリ制御
方式を説明する。たとえば今、まず最初に、ＭＰＵ １
からアドレスデータＡｌ？〜Ａ０として［０・・・０．
ＯＪ、１６ビツトの画像データおよび制御信号がリフレ
ッシュメモリ２に供給されるものとする。すると、ドラ
イバ１５は書込みアドレスとしてメモリ素子１１、・・
・の「０」アドレスを選択し、デコーダ１６はオア回路
１７を介してメモリ素子１）に選択信号を出力する。こ
れにより、上記１６ビツトの画像ガータはメモリ素子１
１の「０」アドレスに記憶される。次にＭＰＵ Ｊから
アドレスデータＡＩ７〜Ａｏとして［０・・・０．ＩＪ
、１６ビツトの画像データおよび制御信号がリフレッシ
ュメモリ２に供給される。すると、ドライバ１５は書込
みアドレスとしてメモリ素子１１、・・・の「０」アド
レスを選択し、デコーダ１６はオア回路１８ 。
方式を説明する。たとえば今、まず最初に、ＭＰＵ １
からアドレスデータＡｌ？〜Ａ０として［０・・・０．
ＯＪ、１６ビツトの画像データおよび制御信号がリフレ
ッシュメモリ２に供給されるものとする。すると、ドラ
イバ１５は書込みアドレスとしてメモリ素子１１、・・
・の「０」アドレスを選択し、デコーダ１６はオア回路
１７を介してメモリ素子１）に選択信号を出力する。こ
れにより、上記１６ビツトの画像ガータはメモリ素子１
１の「０」アドレスに記憶される。次にＭＰＵ Ｊから
アドレスデータＡＩ７〜Ａｏとして［０・・・０．ＩＪ
、１６ビツトの画像データおよび制御信号がリフレッシ
ュメモリ２に供給される。すると、ドライバ１５は書込
みアドレスとしてメモリ素子１１、・・・の「０」アド
レスを選択し、デコーダ１６はオア回路１８ 。
を介してメモリ素子１２に選択信号を出力する。
これにより、上記１６ビツトの画像データはメモリ素子
１２の「０」アドレスに記憶される。
１２の「０」アドレスに記憶される。
以後、１６ビツトごとの画＠アークがメモリ素子１３，
１４の「０」アドレスに記憶され、以後も１６ビツトご
とにメモリ素子１１、・・・に順次記憶される。このよ
うにして、メモリ素子１１、・・・に一画面分の画像デ
ータが記憶される（書込まれる）。
１４の「０」アドレスに記憶され、以後も１６ビツトご
とにメモリ素子１１、・・・に順次記憶される。このよ
うにして、メモリ素子１１、・・・に一画面分の画像デ
ータが記憶される（書込まれる）。
次に、上記のようにして書込まれたデータの読出しにつ
いて説明する。まず、ＣＲＴコントローラ６はアドレス
データＢｌｌ〜Ｂ０として「０・・・０」、および制御
信号がリフレッシュメモリ２に供給される。すると、ア
ドレスドライバ２１は読出しアドレスとしてメモリ素子
１ノ、・・・の「０」アドレスを選択し、また制御信号
つまシ選択信号がオア回路１７．１ｇ、１９．２０を介
してメモリ素子１１，１２，１３．１４に供給される。
いて説明する。まず、ＣＲＴコントローラ６はアドレス
データＢｌｌ〜Ｂ０として「０・・・０」、および制御
信号がリフレッシュメモリ２に供給される。すると、ア
ドレスドライバ２１は読出しアドレスとしてメモリ素子
１ノ、・・・の「０」アドレスを選択し、また制御信号
つまシ選択信号がオア回路１７．１ｇ、１９．２０を介
してメモリ素子１１，１２，１３．１４に供給される。
これにより、メモリ素子１ノ。
１２．１３．１４の「０」アドレスのデータ（６４ビツ
ト）が一度にシフトレジスタ２２に供給される。このシ
フトレ・ノスタ２２のガータはＣＲＴコントローラ６か
らのシフトクロックに応じて順次シリアルデータでＣＲ
Ｔディスプレイ５に供給される。以後、ＣＲＴコントロ
ーラ６からアドレスｆ−りと制御信号とが出力されるご
とに６４ビツトのデータがリフレッシ−メモリ２からＣ
ＲＴディスプレイ５に出力される。このとき、データの
読出しに応じてＣＲＴコントローラ６は水平同期信号Ｖ
ＳＹＮＣおよび垂直同期信号Ｈ８ＹＮＣを出力する。こ
れにより、リフレッシュメモリ２の記憶データがＣＲＴ
デ゛イスルイ５上に表示される。
ト）が一度にシフトレジスタ２２に供給される。このシ
フトレ・ノスタ２２のガータはＣＲＴコントローラ６か
らのシフトクロックに応じて順次シリアルデータでＣＲ
Ｔディスプレイ５に供給される。以後、ＣＲＴコントロ
ーラ６からアドレスｆ−りと制御信号とが出力されるご
とに６４ビツトのデータがリフレッシ−メモリ２からＣ
ＲＴディスプレイ５に出力される。このとき、データの
読出しに応じてＣＲＴコントローラ６は水平同期信号Ｖ
ＳＹＮＣおよび垂直同期信号Ｈ８ＹＮＣを出力する。こ
れにより、リフレッシュメモリ２の記憶データがＣＲＴ
デ゛イスルイ５上に表示される。
上記したように、す７レツシーメモリへの書込み時はマ
イクロプロセッサのデータバスに合ったデータビット数
（１６ビ、ト）で書込みをのである。すなわち、書込み
時のアドレスデータの下位の複数ライン（２ライン）を
デコードＬテ’Ｉｆｆ数のメモリ素子のセレクト信号と
して用い、各メモリ素子ごとにデータを沓込み、読出し
時に各メモリ素子の同一アドレスのデータを同時に読出
すようにしたものである。
イクロプロセッサのデータバスに合ったデータビット数
（１６ビ、ト）で書込みをのである。すなわち、書込み
時のアドレスデータの下位の複数ライン（２ライン）を
デコードＬテ’Ｉｆｆ数のメモリ素子のセレクト信号と
して用い、各メモリ素子ごとにデータを沓込み、読出し
時に各メモリ素子の同一アドレスのデータを同時に読出
すようにしたものである。
これにより、低速の書き込み速度のメモリ素子を用い、
読出し時に必要な（高速な）データ伝送速度を達成する
ことができる。
読出し時に必要な（高速な）データ伝送速度を達成する
ことができる。
以上詳述したようにこの発明によれば、低速の書込み速
度のメモリ素子を用いて、読出し時に必要な高速のデー
タ転送速度を達成することができるメモリ制御方式°を
提供できる。
度のメモリ素子を用いて、読出し時に必要な高速のデー
タ転送速度を達成することができるメモリ制御方式°を
提供できる。
図面はこの発明の一冥施例を示すもので、第１図はＣＲ
Ｔディスプレイ装置の制御回路例を示す概略構成図、第
２図はリフレッシュメモリの概略構成図である。 １・・・ＭＰＵ、２・・・リフレッシュメモリ、３・・
・データバス、４・・・アドレスバス、５・・・ＣＲＴ
ｆイスプレイ、６・・・ＣＲＴコントローラ、２２．
１２゜１３．１４・・・メモリ素子、１５・・・ドライ
バ、１６−デコーダ、Ｊ７ｅｌＢ、１９．２０−：Ａ−
ア回路、２１・・・アドレスドライバ、２２・・・シフ
トレジスタ。
Ｔディスプレイ装置の制御回路例を示す概略構成図、第
２図はリフレッシュメモリの概略構成図である。 １・・・ＭＰＵ、２・・・リフレッシュメモリ、３・・
・データバス、４・・・アドレスバス、５・・・ＣＲＴ
ｆイスプレイ、６・・・ＣＲＴコントローラ、２２．
１２゜１３．１４・・・メモリ素子、１５・・・ドライ
バ、１６−デコーダ、Ｊ７ｅｌＢ、１９．２０−：Ａ−
ア回路、２１・・・アドレスドライバ、２２・・・シフ
トレジスタ。
Claims (1)
- データの書込時、書込みアドレスの一部を用いて複数
の低速書込み速度のメモリ素子を順次選択する選択手段
と、この選択手段により選択されるメモリ素子の対応す
る書込みアドレスにデータを書込む書込み手段と、読出
し時、前記各メモリ素子の同一アドレスのデータを読出
しアドレスに応じてまとめて読出す読出し手段とを設け
たことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135938A JPS6116086A (ja) | 1984-06-30 | 1984-06-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135938A JPS6116086A (ja) | 1984-06-30 | 1984-06-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116086A true JPS6116086A (ja) | 1986-01-24 |
Family
ID=15163348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135938A Pending JPS6116086A (ja) | 1984-06-30 | 1984-06-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006527878A (ja) * | 2003-06-16 | 2006-12-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 多重メモリを有するデータ処理回路 |
-
1984
- 1984-06-30 JP JP59135938A patent/JPS6116086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006527878A (ja) * | 2003-06-16 | 2006-12-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 多重メモリを有するデータ処理回路 |
| US8190829B2 (en) | 2003-06-16 | 2012-05-29 | Callahan Cellular L.L.C. | Data processing circuit with multiplexed memory |
| US8473706B2 (en) | 2003-06-16 | 2013-06-25 | Callahan Cellular L.L.C. | Data processing circuit with multiplexed memory |
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