KR20040073538A

KR20040073538A - 디지털 전자 회로 및 시스템 구성 요소

Info

Publication number: KR20040073538A
Application number: KR10-2004-7010450A
Authority: KR
Inventors: 케셀즈요젭엘더블유; 피에테르스아드리아누스엠지; 비엘라게폴
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2002-01-02
Filing date: 2002-12-06
Publication date: 2004-08-19
Also published as: ATE350712T1; CN100507891C; WO2003060727A3; WO2003060727A2; CN1666186A; JP2005515544A; EP1464001B1; DE60217408T2; KR100956304B1; AU2002367038A1; JP4404637B2; US20050141257A1; US7185220B2; EP1464001A2; AU2002367038A8; DE60217408D1

Abstract

국부적인 동기 회로 모듈(locally synchronous circuit module)은 입력단과 클록 입력단에 접속된 출력단을 구비하는 지연 회로(delay circuit)를 구비한다. 지연 회로는 클록 발진기 내에 결합되었을 때 적어도 상기 저장 소자들간에 정보를 전송하는데 필요한 정도의 클록 주기가 되는 지연을 제공한다. 핸드세이크 회로(handshake circuit)는 국부적인 동기 회로 모듈과 추가적인 회로 사이의 정보 전송의 타이밍을 설정하기 위해 핸드세이크 신호(handshake signal)를 생성하기 위해 제공된다. 핸드세이크 회로는 지연 회로를 포함하므로, 핸드세이크 트랜잭션(handshake transaction) 도중에 적어도 핸드세이크 신호의 일부는 지연 회로를 통해 이동하는 것에 의해 타이밍이 설정되고, 클록 입력단에 인가되어 국부적인 동기 회로 모듈을 클로킹(clocking)한다.

Description

디지털 전자 회로 및 시스템 구성 요소{INFORMATION EXCHANGE BETWEEN LOCALLY SYNCHRONOUS CIRCUITS}

J.Muttersbach, T.Villiger 및 W.Fichtner에 의한, "Practical Design of Globally Asynchronous Locally Synchronous Systems"라는 제목의 비동기 회로 및 시스템에 관한 진보된 연구를 위한 국제 심포지엄의 프로시딩에서 공개된 논문(2000년 4월, pp.52∼59)에는, 다수의 국부적인 동기 회로 모듈들간에 통신을 제공하는 방법이 개시되어 있다.

대부분의 현대의 회로는 모든 서로 다른 레지스터들간의 내부 데이터 전송(순차적 로직 회로를 경유하여 이루어질 수 있음)이 단일의 중심 클록 신호 또는 복수의 동기화된 클록 신호에 의해서 타이밍이 설정되는 동기 회로(synchronous circuits)이다. 여러 이유로 인해서, 복수의 이러한 동기 회로 모듈(각각의 동기 회로 모듈은 그 자신의 클록 신호의 제어 하에서 작동함)을 가지고 아키텍쳐를 스위칭하는 것이 바람직한데, 여기에서 서로 다른 회로의 클록 신호는 서로에 대해 비동기적이다. 그러므로, 각각의 회로 모듈은 국부적으로 동기화되지만, 서로 다른 모듈들은 서로에 대해 비동기적으로 작동된다.

국부적인 동기 모듈을 구비하는 이러한 회로에서는, 서로 다른 모듈들 사이에서 정보를 교환하고자 할 경우에 문제가 발생된다. 서로 다른 모듈들의 클록 신호는 동기화되지 않았기 때문에, 서로 다른 모듈들은 다른 방법이 없으면 접속될 수 없다. 다른 모듈이 정보를 판독하기 위해서 해당 정보가 일정하게 유지되는 것을 필요로 할 때, 해당 정보를 출력하는 모듈이 해당 정보를 변경시키지 않게 하기 위해서, 인터페이스 회로가 제공되어야 할 필요가 있다.

Muttersbach 등에 의한 문헌에는 휴지 가능형 클록(pausable clock)을 이용하여 인터페이스 회로를 구현하는 회로가 개시되어 있다. 제 1 모듈과 제 2 모듈 사이에서 정보를 교환해야 할 때, 이 모듈들의 클록은 일시적으로 정지된다. 클록이 정지되어 있는 동안에, 통상적인 비동기 핸드세이크(asynchronous handshake)를 사용하여 정보를 전송한다. 비동기 핸드세이크는 2개의 신호, 즉 제 1 모듈로부터 제 2 모듈로 전달되어 해당 정보를 이용할 수 있는 시기를 나타내는 리퀘스트 신호(request signal)와, 제 2 모듈로부터 제 1 모듈로 다시 전달되어 정보가 수신된 시기를 나타내는 승인 신호(acknowledge signal)를 사용한다.

Muttersbach 등에 의한 문헌에 개시된 휴지 가능형 클록 회로는 각각 중재기(arbiter)(상호 배타적 소자)와, 출력단이 중재기를 경유하여 그 자신의 입력단에 접속되는 반전 지연 라인(inverting delay line)을 포함한다. 지연 라인의출력단으로부터 그 입력단으로의 피드백에 의해 클록 펄스의 생성이 유발된다. 지연 라인의 입력 신호는 클록 신호로서 국부적인 동기 회로에 공급된다. 휴지 가능형 클록 회로는 클록 신호의 활성 부분(클록이 하이(HIGH) 상태인 동안의 클록 펄스)이 언제나 동일한 길이를 갖게 한다. 클록이 휴지 상태일 때, 비활성 부분(클록 로우)은 연장될 수 있다. 그러면 클록 글리치(glitches)(클록 전이들(clock transitions)간의 시간이 짧아지는 현상)가 방지된다. 중재기는 오직 클록 신호가 비활성(로우(LOW)) 상태인 때에만 핸드세이크 신호가 교환되게 한다. 그러나, 중재기는 준안정(metastability) 상태인 경우에 예측 불가능한 지연을 유발한다는 단점을 갖는다. 준안정 상태는 중재기의 입력단들에서의 전이가 거의 동시에 발생될 때 일어난다. 이 경우에는 신호들 중의 하나를 통과시키기 전에 긴 시간이 소요될 수 있다.

Muttersbach 등에 의한 회로는 정보를 교환하는 모듈들 사이에서 일시적으로 정보를 저장하기 위한 레지스터를 필요로 한다. 이는 클록이 비활성 상태인 동안에 핸드세이크가 실행되어, 핸드세이크 도중에 모듈이 데이터를 변경시키거나 수신할 수 없기 때문이다. 레지스터는 회로 내에서 회로 오버헤드(circuit overhead)를 유발하고, 회로의 응답 시간을 지연시킨다.

본 발명은 하나 이상의 국부적인 동기 회로 모듈(locally synchronous circuit modules)을 구비하는 디지털 전자 회로에 관한 것이다.

도 1은 국부적인 동기 모듈을 구비한 회로를 도시하는 도면,

도 2는 재라우팅 회로를 구비한 국부적인 동기 모듈을 도시하는 도면,

도 3은 핸드세이크 디멀티플렉서를 도시하는 도면,

도 4는 국부적인 동기 모듈과 메모리를 도시하는 도면,

도 5는 정보 교환 도중에 발생되는 신호를 도시하는 도면,

도 6은 메모리를 구비한 국부적인 동기 모듈을 도시하는 도면,

도 7은 복수의 메모리를 구비한 국부적인 동기 모듈을 도시하는 도면,

도 8은 공유된 제 2 회로를 구비한 복수의 회로 모듈을 도시하는 도면,

도 9는 교환 모듈을 도시하는 도면.

그 중에서도, 본 발명의 목적은 국부적인 동기 회로 모듈에 대한 클록 입력이 국부적인 동기 회로 모듈과 추가적인 회로간의 데이터 교환 도중에 비활성 상태가 되어야 할 필요가 없는, 국부적인 동기 회로 모듈을 구비한 회로를 제공하는 것이다.

그 중에서도, 본 발명의 다른 목적은 모듈들 사이의 정보 교환 도중에 레지스터를 필요로 하지 않는 국부적인 동기 모듈을 구비한 회로를 제공하는 것이다.

그 중에서도, 본 발명의 또 다른 목적은 사용 중에 준안정 상태에 의한 문제로부터 가장 적게 영향을 받는 국부적인 동기 모듈을 구비한 회로를 제공하는 것이다.

본 발명에 따른 회로는 청구항 1에 제시되어 있다. 본 발명에 따르면, 발진기 회로 내의 지연 라인은 국부적인 동기 모듈들간의 정보 교환 도중에 회로의 활성 부분으로서 유지된다. 교환 도중에, 지연 라인의 출력단으로부터 그 입력단으로의 커플링(coupling)은 재라우팅(rerouted)되어, 지연 라인이 핸드세이크 신호(국부적인 동기 모듈에서 또한 클록 신호로서 작용함)의 생성에 관여하게 한다.

본 발명에 따른 회로에 관한 실시예에서, 지연 라인의 출력단과 그 입력단 사이의 커플링은 국부 경로(local path)를 통해 라우팅되어, 국부적인 동기 회로 모듈이 추가적인 회로와 정보를 교환하지 않아도 되는 동안에 자동적으로 클록 신호가 생성되게 한다. 정보 교환이 필요할 때, 커플링은 재라우팅되어 핸드세이크 회로를 형성한다. 그러므로, 국부적인 동기 회로 모듈은 정보 교환이 필요 없는 경우에 최대 속도로 작동할 수 있다.

다른 실시예에서는, 중복 정보 교환 트랜잭션(overlaid information exchange transactions), 예를 들면 연속적인 커맨드를 전송하고, 후속 커맨드가전송되는 동안에 각 커맨드에 대한 응답을 반환하는 방식을 일시적으로 이용하여 정보를 교환한다. 최종 커맨드가 전송되었을 때, 후속 커맨드를 전송하지 않는 동안에 응답이 수신되어야 하기 때문에 위와는 상이한 동작이 발생된다. 이 실시예에서, 지연 라인의 출력단과 그 입력단 사이의 커플링은 최종 커맨드가 전송될 때 국부 경로를 통해서 재라우팅되지만, 이 국부 경로는 최종 응답이 수신될 때까지 디스에이블된다(disabled). 그러므로, 정보 교환의 타이밍이 적절하게 설정되고, 새로운 커맨드의 타이밍이 개시되는 것을 회피한다. 이는 메모리에서 데이터를 판독할 때 유리하게 적용될 수 있는데, 여기에서 다음 어드레스가 부여되었을 때, 임의의 어드레스에 대한 데이터는 반환된다. 실시예에 따르면, 데이터를 수신하기 위해서 핸드세이크 인터페이스에 의해 다음 메모리 사이클을 개시할 필요가 없다.

다른 실시예에서, 커맨드에 따라서 디스에이블 상태를 무효로 할 수 있다. 그러므로, 응답이 필요하지 않은 경우에, 응답을 대기하지 않고 즉시 최대 속도로 작동될 수 있다. 예를 들면, 메모리 액세스의 경우에, 이 방법에 의하면 기록 동작 이후에 즉시 높은 속도로 클록을 작동시킬 수 있고, 메모리로부터 데이터가 반환될 필요가 있는 경우에 판독 동작 이후에 클록은 지연될 수 있다.

또 다른 실시예에서는, 서로에 대해 비동기적으로 작동될 수 있는 복수의 추가적인 회로가 제공된다. 이 경우에, 복수의 커플링 중에서 선택할 수 있게 하는 디멀티플렉서(demultiplexer)를 제공하여 지연 라인의 출력단을 그 입력단에 접속시킨다. 각각의 서로 다른 커플링은 핸드세이크의 생성을 위해 각각의 서로 다른 추가적인 회로를 제공한다.

또 다른 실시예에서는, 추가적인 회로로의 액세스를 공유하는 복수의 국부적인 동기 회로 모듈을 제공한다. 이 경우에, 추가적인 회로로부터의 핸드세이크를 국부적인 동기 회로 모듈과 교환할 수 있다. 중재기를 사용하여 국부적인 동기 회로 모듈들 중 어느 것으로 핸드세이크가 전달되는지를 중재할 수 있다. 그러므로, 다수의 국부적인 동기 회로 모듈은 추가적인 회로로의 액세스를 공유할 수 있다. 일실시예에서, 국부적인 동기 모듈은 지연 라인의 출력단 및 입력단 사이의 커플링을 국부적으로, 또는 중재기와 동기화하여 재라우팅한다. 그러므로, 국부적인 동기 모듈은 메모리를 액세스할 필요가 없을 때 최대 속도로 작동될 수 있고, 그의 클록 신호는 메모리를 액세스할 때 최소량으로 지연된다. 다른 실시예에서, 추가적인 회로는 메모리이고, 교환 모듈이 포함되어 메모리에 선행하는 중재기가 공유되지 않은 메모리처럼 보이게 한다. 그러므로, 여러 국부적인 동기 회로 모듈 및 하나의 국부적인 동기 회로 모듈이 동일 메모리를 공유한다는 사실에 의해서 최소로 지연될 수 있다. 일실시예에서, 기록 동작은 공유된 메모리로부터 데이터의 반환을 대기할 필요가 없다.

국부적인 동기 회로 모듈이 그 지연 라인 및 핸드세이크 인터페이스와 함께 집적 회로 내에 결합될 수 있다는 것은 당연하다. 국부적인 동기 회로 모듈과 통신하는 추가적인 회로는 동일한 집적 회로 내에 포함되거나, 국부적인 동기 회로 모듈로 해당 집적 회로에 접속될 수 있는 별도의 집적 회로 내에 제공될 수도 있다.

이하의 도면을 이용하여 본 발명에 따른 회로의 이러한 유리한 특징 및 그외의 특징을 보다 세부적으로 설명할 수 있을 것이다.

도 1은 회로 제 1 회로(10), 제 2 회로(12), 핸드세이크 인터페이스 회로(14) 및 정보 교환을 위한 인터페이스(16)를 구비한 회로를 도시한다. 제 1 회로(10)는 국부적인 동기 회로 모듈(100)과 클록 회로(102)를 포함한다. 국부적인 동기 회로 모듈(100)은 복수의 레지스터(108)와 로직 및/또는 연산 회로(109)를 포함한다. 레지스터(108)의 출력단은 로직 및/또는 연산 회로(109)를 거쳐 레지스터(108)의 입력단에 접속된다. 이 접속은 파이프라인(pipe-line)의 연속적인 스테이지에서 서로 다른 레지스터(108)를 연속적으로 포함하는 파이프라인 및/또는 하나 이상의 레지스터(108)의 출력단이 직접적 또는 간접적으로 그 입력단으로 연결되는 루프(loops)를 형성한다.

클록 회로(102)는 클록 입력단(106)에 접속되어 레지스터(108)를 클로킹(clocking)한다. 클록 회로(102)는 반전 지연 라인(104)(예를 들면 홀수개의 인버터의 캐스케이드(cascade)로서 구현됨)을 포함한다. 지연 라인(104)의 입력단은 클록 입력단(106)에 접속된다.

국부적인 동기 회로 모듈(100)의 레지스터(108)는 정보 교환을 위해 인터페이스(16)를 거쳐 제 2 회로(12)에 접속되어 있다(필요한 경우, 순차적인 로직 회로가 커플링 내에 포함될 수 있음). 제 1 회로(10)의 반전 지연 라인(104)의 입력단 및 출력단은 핸드세이크 인터페이스를 거쳐 제 2 회로(12)에 접속된다.

작동 중에, 국부적인 동기 회로 모듈(100)은 종래의 동기 회로와 동일하게 설계된다. 즉, 작동 중에 또는 로직 및/또는 연산 회로(109)에 의한 중간 처리 이후에, 복수의 레지스터(108)는 공통 클록 입력단(106)을 거쳐 클로킹되어, 레지스터(108)로부터 데이터 출력을 직접적으로 로딩한다. 원칙적으로, 병렬적으로 레지스터(108)로부터 다시 레지스터(108)로 데이터가 되돌아가는 여러 가지 서로 다른 경로가 존재할 수 있다. 각각의 경로는 레지스터(108)로부터 다시 레지스터(108)로 데이터를 전송하기 위해 서로 다른 시간 간격을 필요로 할 수 있다. 레지스터(108)가 클로킹될 수 있는 클록 주기는 임의의 데이터가 레지스터(108)로부터 다시 레지스터로 전송되는데 필요한 최대 시간 간격 및 레지스터(108)가 데이터를 제공하고 로딩하는 데 필요한 시간에 대응되는 최소 허용 가능 기간보다 커야 한다. 지연 라인(104)은 이 최소 허용 가능 기간에 대응되는 지연을 생성한다. 그러므로, 지연 라인(104)의 입력단이 그 출력단으로 접속된다면, 지연 라인은 요구되는 클록 주기를 갖는 클록 발진(clock oscillation)을 발생시킬 수 있을 것이다.

지연 라인(104)은 핸드세이크 인터페이스(14)에 접속되어, 클록 회로(102)의 클록 발진을 제 2 회로(12)로부터의 핸드세이크와 동기화한다. 이것으로 제 2 회로(12)와 데이터를 교환할 수 있다. 반전 지연 라인(104)의 출력단에서의 상승 신호 에지(rising signal edge)는 데이터 전송을 위한 리퀘스트(Creq)로서 처리되고, 제 2 회로(12)로 전달된다. 예를 들면, 제 1 회로(10)로부터 제 2 회로(12)로의 데이터 전송 동안에, 전송되는 데이터는 레지스터(108)에 의해 출력되고, 제 1 회로(10)와 제 2 회로(12) 사이의 정보 교환 인터페이스(16) 상에서 안정하다. 리퀘스트가 허용되었다는 것을 제 2 회로(12)가 표시할 때(예를 들면, 데이터가 제 2 회로에 로딩될 때), 승인 신호(Cack)가 제 2 회로(12)로부터 지연 라인(104)의 입력단으로 다시 전달되어, 지연 라인(104)에 의한 지연 후에 Creq 신호의 재변경이 유발된다. 제 2 회로(12)에 있어서 Creq 신호의 하강(fall)은 제 1 회로(10)가 인터페이스에서 데이터를 제거하였다는 것을 나타낸다. 제 2 회로(12)가 새로운 데이터를 인터페이스(16)에 부여할 수 있다는 것을 나타내면, 승인 신호 Cack는 로우가 되어, 지연 후에 지연 라인(104)이 Creq 신호를 다시 변경시키게 한다. 그러므로, 지연 라인(104)은 국부적인 동기 회로(100)에 대한 클록으로서 작동되고, 그와동시에 제 2 회로(12)에 대해서는 핸드세이크 인터페이스로서 작동된다.

이 메커니즘은 제 1 회로(10)로부터 제 2 회로(12)로의 데이터 전송과 관련하여 설명되었으나, 이 메커니즘은 또한 제 2 회로(12)로부터 제 1 회로(10)로의 데이터 전송에도 적용될 수 있다.

도 2는 국부적인 동기 회로(100)와 멀티 포트 핸드세이크 인터페이스(20)에 접속된 클록 회로(102)를 구비하는 제 1 회로(10)를 도시한다. 국부적인 동기 회로 모듈(100)은 멀티 포트 핸드세이크 인터페이스(20)에 접속된 선택 출력단(Sel)을 구비한다. 멀티 포트 핸드세이크 인터페이스(20)는 국부적인 동기 회로 모듈(100)의 출력단(Sel)에 접속된 제어 입력단을 구비하고 제 1 포트 및 복수의 제 2 포트(24a∼24c, 26)를 구비하는 핸드세이크 디멀티플렉서(22)를 포함한다. 제 1 포트는 지연 라인(104)의 입력단 및 출력단에 접속된다. 다수의 제 2 포트(24a∼24c)는 제각기의 핸드세이크 인터페이스(14)에 접속될 수 있는데, 이 핸드세이크 인터페이스(14)는 제 2 회로 등과 같이 핸드세이크 인터페이싱(handshake interfacing)을 실행할 수 있는 여러 다른 회로(도시하지 않음)에 접속될 수 있다. 제 2 포트(26) 중의 하나는 서로 접속된 리퀘스트 출력단 및 승인 입력단을 구비한다.

작동 중에, 디멀티플렉서(22)는 제 2 포트(24a∼24c, 26) 중에서 선택된 포트를 거쳐 지연 라인(104)의 출력단으로부터 지연 라인(104)의 입력단으로의 커플링을 제공하는 기능을 한다. 다시 말해, 디멀티플렉서(22)는 자신의 제 1 포트 사이의 신호를 제 2 포트(24a∼24c, 26) 중 선택된 포트로 라우팅한다. 제 2포트(24a∼24c, 26)는 제어 입력단(Sel)의 제어 하에 선택된다. 국부적인 동기화된 회로 모듈(100)이 그 자신과 국부적인 동기 상태를 형성하지 않는 다른 회로와 정보를 교환할 필요가 없는 경우, 지연 라인(104)의 입력단과 출력단 사이의 접속부는 포트의 리퀘스트 출력단과 승인 입력단을 직접적으로 접속시키는 포트(26)를 통해 라우팅된다. 그러므로, 발진기 회로(102)는 국부적인 동기 회로 모듈(100)을 작동시킬 수 있는 가능한 최대의 클록 주파수에서 링 발진기(ring oscillator)로서 기본적으로 발진되도록 형성되어 있다.

국부적인 동기 회로 모듈(100)이 인터페이스(16)를 매개로 통신해야 할 때, 국부적인 동기 회로 모듈(100)은 디멀티플렉서(22)에 연결되어 포트들 중의 다른 하나(정보가 통신되어야 하는 회로(도시하지 않음)에 따라서 선택됨)를 거쳐 지연 라인(104)의 입력단과 출력단 사이의 커플링을 재라우팅한다. 이 경우에, 지연 라인(104)의 출력 신호는 연관된 포트의 핸드세이크 인터페이스(14)를 거쳐 지연 라인의 입력 신호로 연결될 것이다. 그러므로 국부적인 동기 회로(100)에 인가된 클록 신호의 주기는 일반적으로 더 낮아져서, 정보 교환의 속도에 적합하게 될 것이다.

도 4는 2개의 제 2 포트를 구비하는 디멀티플렉서의 구현에 대해 보다 상세하게 나타낸다. 디멀티플렉서는 제 1 및 제 2 래치(30, 32)와, 제 1 및 제 2 AND 게이트(34, 36)와, OR 게이트(38)를 포함한다. 프로세서(10)에서 지연 라인(104)의 출력단(Creq)은 래치(30, 32)의 클록 입력단 및 AND 게이트(34, 36)의 제 1 입력단에 접속된다. 프로세서(10)의 동기 모듈(100)의 출력단(Sel)은 제각기 반전및 비반전 입력단을 거쳐서 래치(30, 32)의 데이터 입력단에 접속된다. 래치(30, 32)의 데이터 출력단은 디멀티플렉서(140)의 제 2 포트의 출력단(Reg1, Reg2)에 접속된다. 래치(30, 32)는 Creq가 로우일 때 Sel 신호(또는 그의 반전 신호)를 전달하고, Creq가 하이일 때 Sel 신호(또는 그의 반전 신호)의 최종 값을 유지하는 투명-로우 타입을 갖는다. 제 2 포트의 입력단(Ack1, Ack2)은 OR 게이트(38)의 입력단에 접속된다. OR 게이트(38)의 출력단은 지연 라인의 입력단(Cack)과, 프로세서(10)의 입력단(Creq)과, 동기 모듈(100)의 클록 입력단에 접속된다. 더 많은 수의 포트가 요구되는 경우에, 그에 대응하여 더 많은 수의 래치(30, 32)가 제공될 수 있는데, 각각의 래치(30, 32)는 제각기의 포트에 대해 제각기의 Sel 신호를 래칭한다는 것을 이해할 수 있을 것이다. 제각기의 Sel 신호는 제 1 회로(10)로부터 멀티-라인 출력단(Sel)(예를 들면, 각 포트에 대한 라인들)을 이용하여 획득될 수 있다.

작동 중에, Creq가 하이일 때, 국부적인 동기 회로 모듈은 제어 신호(Sel)의 로직 레벨의 변동을 초래한다. 결과적으로, Creq가 로우로 되면, Sel의 새로운 값은 AND 게이트(34, 36)로 전달된다. 후속적으로, AND 게이트(34, 36) 중 하나는 Creq 신호를 대응되는 출력단(Req1, Req2)에 전달하고, 다른 하나의 AND 게이트는 Creq 신호를 차단하며, 자신의 출력단(Req1, Req2)을 로우로 유지한다. 승인 입력단(Ack1, Ack2) 중 어느 하나에 대한 로우에서 하이로의 전이는 제 1 포트의 승인 출력단(Cack)으로 전달된다.

도 3은 국부적인 동기 회로 모듈(100)이 메모리(12)와 통신하는프로세서(10)의 부분이 되는 회로를 도시한다. 하나의 메모리(42)만이 도시되었으나, 메모리(42)는 사실상 서로에 대해 동기적으로 작동되는 다수의 메모리 장치를 포함하고/또는 메모리(42)는 캐시 구조물(cache structure)을 포함할 수 있다. 도 3에 도시된 회로는 도 2에 도시된 바와 같은 회로의 특정한 애플리케이션이다. 추가하여, 핸드세이크 인터페이스 내에서 특별한 방법을 채택하여 종래의 메모리 및 프로세서 설계를 이용할 수도 있다. 이러한 설계는 파이프라인형 판독 동작에 적용되는데, 파이프라인형 판독 동작에서는 하나의 클록 사이클 내에서 메모리에 어드레스가 인가되고, 결과적인 데이터가 그 후에 복귀되는 한편, 그와 동시에 후속의 어드레스가 메모리에 인가된다.

도 3에 도시된 회로는 메모리(42)와 핸드세이크 인터페이스(44)를 포함한다. 메모리(42)는 프로세서(10)에 접속된 액세스/데이터 인터페이스를 구비한다(인터페이스의 액세스 부분은 어드레스의 전송 및 판독/기록 제어 신호 등과 같은 선택적인 추가 신호를 전송하는 역할을 제공함). 메모리(42)는 핸드세이크 인터페이스(44)를 거쳐 메모리 리퀘스트 입력단(Mreq)에 다시 공급되는 메모리 준비 출력단 "Ready"을 구비한다. 핸드세이크 인터페이스(44)는 핸드세이크 디멀티플렉서(440), Muller C 소자(442) 및 AND 게이트(444)를 포함한다. 알려진 Muller C 소자는 그 입력 신호가 모두 제각기 로직 하이 또는 로직 로우일 때 로직 1 또는 로직 0을 출력하고, 그 입력 신호가 상이할 때, 그 이전의 출력 신호값을 유지하도록 설계된다.

디멀티플렉서(440)는 프로세서(10) 내의 발진기의 지연 회로(104)에서 입력단(Cack) 및 출력단(Creq)에 접속된 제 1 포트를 구비한다. 디멀티플렉서는 각각 입력단(Aack, Sack) 및 출력단(Sreq, Areq)을 갖는 제 2 포트(A)(액세스 포트) 및 제 3 포트(S)(스킵 포트(skip port))를 구비한다. 디멀티플렉서(440)는 프로세서(10)의 동기 회로(100)에 의해 공급되는 제어 입력단(Sel)을 구비한다.

작동 중에, 프로세서(10)는 2개의 동작 모드를 갖는데, 제 1 모드에서는 메모리(12)가 액세스되지 않고, 제 2 모드에서는 메모리(12)가 액세스된다. 제 1 모드에서, 동기 모듈(100)은 제어 신호(Sel)을 출력하여, 디멀티플렉서(440)에 제 1 포트(Creq, Cack)와 제 3 포트(S)(Sreq, Sack)를 접속시키도록 명령한다. 그러므로, 지연 라인(104)의 출력단(Creq) 및 입력단(Cack)은 AND 게이트(444)를 통해 접속된다. 일반적으로, 메모리(12)로부터의 ready 신호는 하이가 되어, AND 게이트(144)는 단순히 Creq로부터 Cack로 신호를 전달한다. 결과적으로, Creq 및 Cack가 교대로 로직 하이 및 로직 로우가 되고, 동기 모듈(100)에 대한 클록 신호를 생성하는 발진(oscillation)이 발생된다. 지연 라인(104), 디멀티플렉서(440) 및 AND 게이트(444)의 캐스케이드에 의해 유발된 집합적인 지연이, 적어도 국부적인 동기 회로 모듈(100) 내의 레지스터들 사이에서 데이터를 전달하는데 필요한 임의의 지연 주기만큼의 클록 주기를 앞서도록 지연 라인(104)의 지연을 설계한다.

국부적인 동기 회로 모듈(100)이 메모리(12)를 액세스해야 할 경우에, 인터페이스 회로(44)는 지연 라인(104)의 출력단(Creq)으로부터 지연 라인(104)의 입력단(Cack)으로의 커플링을 재라우팅하게 한다. AND 게이트(444)를 통과하는 것 대신에, 여기에서의 커플링은 Muller C 소자(442)를 통과하도록 되어 있다. 결과적으로, 프로세서(10)와 메모리(12) 사이에서 어드레스 및 데이터 등과 같은 정보를 전송하는 시간까지 공통 발진기 회로(프로세서(10)와 메모리(12) 모두에 대해 하나 이상의 클록 펄스를 생성함)가 존재하게 된다. 메모리 판독 동작의 경우에, 동기 모듈(100)은 어드레스 및 후속의 데이터의 교환 도중에 Muller C 소자(142)를 통과하는 커플링을 유지한다. 기록 동작 도중에는, 어드레스 및 데이터 정보의 동시적 교환 도중에만 커플링을 유지하면 된다.

도 5는 메모리 액세스 도중에 발생되는 신호를 보다 상세하게 나타낸다. 가장 먼저, 메모리 판독 동작 도중에, 초기에 제 1 모드에 있는 디멀티플렉서(440)의 제 2 포트(A)의 출력(Areq)은 로직 로우이다. 메모리 액세스 동기 모듈(100)의 개시 시점에서 액세스/데이터 인터페이스를 거쳐 메모리(42)에 어드레스(및 선택적으로는 데이터)를 인가하고, Creq가 하이인 시점에서 제어 신호(Sel)의 로직 레벨의 변동(50)이 유발된다. 결과적으로, Creq가 로우가 되면 새로운 값의 Sel을 AND 게이트(34, 36)에 전달한다. 그 뒤에도 Sel이 이 값을 유지하는 한, Sreq는 로우로 유지된다.

다음의 로우에서 하이로의 Creq의 전이(52)는 디멀티플렉서(140)의 출력단(Areq)으로 전달된다. "ready"는 하이이므로, 이는 Mreq, Aack(집합적으로 Mreq로 나타냄) 및 Cack에서 로우에서 하이로의 전이(54)가 유발되게 한다. 이 전이(54)는 동기 모듈(100) 내에서 다음의 클록 사이클을 개시하고, 어드레스 및 선택적으로는 데이터를 포함하는 액세스 정보를 이용할 수 있다는 것과, 이 정보를 이용하는 메모리 동작이 필요하다는 것을 메모리(42)에 알린다. 여기에서, 클록사이클 동기 모듈(100)은 Sel을 다시 변경시키고 Creq 디멀티플렉서(440)의 다음 에지에서 클록 발진기의 피드백 부분을 재라우팅하여 Creq의 후속 전이가 AND 게이트(444)를 거쳐서 전달되게 한다.

메모리(42)는 "ready"를 로우가 되게 함으로써 Mreq의 상승 에지에 응답하여 프로세서(10)로부터 정보가 수신되었음을 나타낸다. 반전 지연 회로(104)에 의해 결정된 지연 이후에, Cack에서의 상승 에지(54)는 Creq 및 Areq에서의 하강 에지(56)를 유발한다. 다음에 Sel의 변경된 값을 AND 게이트(34, 36)에 전달한다. ready 및 Aack가 로우일 때, Muller C 소자(442)는 Mreq, Aack 및 Cack가 로우가 되게 하고, 클록 사이클의 활성 부분을 종료시킨다. Mreq가 로우가 되는 시간은 Areq(Creq) 및 ready 중 어느 것이 가장 늦게 로우가 되는지(즉, Mreq, Aack 및 Cack가 하이가 되는 시간 간격이 지연 회로(104)에 의해 발생된 지연보다 더 길어질 수 있는지)에 의존한다는 것을 이해할 것이다.

Cack의 로우 값에 대한 응답 시에, 지연 회로(104)는 지연 회로(104)에 의해 결정된 지연 이후에 Creq 및 Sreq에 있어서 로우에서 하이로의 전이(58)를 유발할 수 있다. 판독에 따라 데이터를 이용할 수 있게 될 때, 메모리(42)는 "ready"에 있어서 로우에서 하이로의 전이(59)를 유발할 것이다. 일반적으로, 이 전이(59)에서의 시간 간격은 지연 회로(104)에 의해 유발된 지연보다 훨씬 더 길다. Sreq 및 "ready"가 하이이면, AND 게이트(144)는 Sack 및 Cack이 하이가 되게 한다. 이는 동기 모듈(100)을 클로킹하여, 메모리(42)로부터 데이터의 로딩을 유발한다. 여기에서 ready는 하이이고 Sel은 그 원래의 레벨로 되돌아갔기 때문에, 동기모듈(100)에 대해 생성된 클록 신호의 주파수는 메모리(42)에 의해 결정된 지연에 더 이상 의존하지 않는다. 그러므로, 동기 모듈(100)은 다음 메모리 판독 동작이 요구될 때까지, 자신의 국부 클록 펄스를 이용하는 고속 동작으로 되돌아간다.

동기 모듈(100)이 일련의 연속적인 판독 동작을 수행할 때, 제 1 동작의 개시 시점에서 도달된 레벨로 Sel을 변경없이 유지할 수 있다. 그러므로, "ready" 신호의 각각의 로우에서 하이로의 전이에 응답하여, 다음 Mreq 펄스가 생성될 것이다(메모리(42)는 프로세서(10)보다 느리다고 가정함). 각각의 다음 Mreq 펄스 도중에, 프로세서(10)는 이전의 어드레스가 판독 동작에 포함된다면, 이전의 어드레스에 대한 데이터를 수신하는 것과 동시에 액세스/데이터 인터페이스에 새로운 어드레스를 공급한다.

최종 어드레스(또는, 단일 판독 동작의 경우에는 어드레스에만)에 응답하여 수신된 데이터는 디멀티플렉서(440)가 제 3 포트(S)를 거쳐 반전 지연 라인(104)의 출력단과 입력단 사이에서 신호를 미리 라우팅할 경우에 수신된다. AND 게이트(444)는 이 포트 S에 접속되어 있기 때문에, 지연 라인(104)의 출력단(Creq)으로부터의 로우에서 하이로의 전이는 "ready" 신호가 하이로 되었을 때에만 지연 라인(104)의 입력단(Cack)으로 다시 전달될 수 있다. 그러므로, 데이터를 이용할 수 있을 때에만 제 3 포트(S)를 거쳐 이동하는 제 1 펄스가 전달되게 할 수 있다. 제 2 포트(A)는 데이터를 이용할 수 있을 때까지 지연시키도록 보장하는 데 사용되지 않으므로, 새로운 Mreq 펄스가 생성되지 않아서 메모리(42)는 다음 어드레스를 수신하기 위한 준비 상태로 유지된다. Sel의 로직 레벨을 다시 변경시키고, 각각의 액세스 동작에 대해서도 계속하여 변경시킴으로써 다수의 액세스 동작을 또한 실행할 수 있다는 것은 당연하다.

원칙적으로, 기록 동작을 위한 클록 펄스는 판독 동작을 위한 클록 펄스에서와 동일한 방식으로 생성될 수 있다. 이 경우에, 프로세서(10)는 데이터가 메모리(12) 내에 저장될 때까지 대기하고, 프로세서 클록은 저장이 완료될 때까지 지연된다. 그러나, 일실시예에서 프로세서(10)는 기록이 완료될 때까지 대기하지 않고, 메모리가 여전히 데이터의 저장을 위해 사용되고 있는 동안에도 최대 속도로 작동을 재개한다.

도 6은 이러한 타입의 작동을 지원하는 수정된 회로를 도시한다. 도 3에 도시된 회로에 추가하여, 도 6의 회로는 추가적인 AND 게이트(64), 판독 플립-플롭(read flipflop)(62) 및 OR 게이트(60)를 포함한다. 추가적인 AND 게이트(64)는 프로세서(10)와 메모리(42) 사이의 인터페이스에서 Sel 신호 및 판독/기록 제어 신호를 수신한다. 추가적인 AND 게이트(64)의 출력단은 판독 플립-플롭(62)의 데이터 입력단에 접속된다. 판독 플립-플롭(62)은 Cack의 상승 에지에 의해 클로킹된다. 판독 플립-플롭(62)의 데이터 출력단은 메모리(42)에서의 ready 출력단과 함께 OR 게이트(60)에 접속된다. OR 게이트(60)의 출력단은 제 3 포트에 있어서 Sreq에서 Areq로 통과하는 AND 게이트(444)에 접속된다.

그러므로, ready 신호의 AND 게이트(444)로의 직접적인 커플링은, 판독 동작이 수행되지 않았다면 AND 게이트(444)의 입력단을 하이로 강제하는 간접적인 커플링으로 대체할 수 있다. 그러므로, Sreq에 있어서 로우에서 하이로의 전이(Creq에서의 로우에서 하이로의 전이에 의해 유발됨)는 판독 동작의 경우에만 지연된다. 기록 동작의 경우에, 메모리(42)로의 액세스 이후에, 제 3 포트(S)를 통과하는 제 1 펄스는 제 3 포트(S)를 통과하는 임의의 다른 펄스만큼 빠르다. 판독 동작의 경우에, 이러한 제 1 펄스는 메모리(42)가 준비 상태가 될 때까지 지연된다.

도 3 및 도 6의 설명은 "한층 깊이(one-deep)" 메모리 파이프라인을 가정하는데, 다시 말해, 어드레스에 대한 데이터는 어드레스를 인가한 지 한 사이클 후에 메모리로부터 전달된다고 가정한다. 액세스 다음에 더 많은 수의 사이클 후에 데이터를 전달하는 더 깊은 파이프라인형 메모리를 사용할 수 있다는 것은 당연하다. 이 경우에, 파이프라인형 데이터는 메모리(42) 내에 유지된다. 프로세서(10)가 분리된 판독 동작을 수행할 필요가 있는 경우, 메모리(42)에서 데이터를 생성하는데 있어서 충분한 수의 사이클동안 제 2 포트(A)를 선택된 채로 유지해야 한다. 이와 유사하게, 이 설명은 단일 사이클 동안에만, 데이터가 어드레스와 함께 전달된다고 가정한다. 하나 이상의 연속적인 사이클이 사용된다면, 프로세서는 메모리(42)에 어드레스를 공급한 이후에 다수의 사이클 동안 제 2 포트(A)를 선택된 채로 유지한다.

서로에 대해 비동기적으로 작동되는 다수의 메모리를 메모리(42)와 병렬로 사용할 수 있다. 이 경우에, 프로세서(10)에 의한 리퀘스트(Creq)의 승인은, 액세스되고 데이터를 전달해야 하는 메모리에 의해 제어될 수 있다. 이는 예를 들면 디멀티플렉서(440)에서 대응되는 더 많은 수의 Muller C 소자(442)와 제 2 포트(A)를 이용함으로써 실현될 수 있는데, 이들 각각은 메모리에 제각기 대응된다. 이경우에, 추가적인 AND 게이트(64), 판독 플립-플롭(62) 및 OR 게이트(60)가 각각의 메모리에 제공된다. 또 다른 AND 게이트는 모든 OR 게이트(60)로부터 출력 신호를 입력받는다. 또 다른 AND 게이트의 출력은 AND 게이트(444)로의 입력이고, Muller C 소자의 추가적인 입력이 되어, 모든 OR 게이트가 이전의 동작이 판독 액세스가 아니라는 것 또는 액세스 메모리가 준비 상태에 있다는 것을 나타낼 때에만, 이들 C 소자 및 AND 게이트로부터 상승 펄스가 전달된다.

도 7은 복수의 메모리(70a∼70c)를 갖는 일실시예를 나타낸다. 프로세서(10)는 기록 데이터 및 판독 데이터를 위한 별도의 포트(72, 74)를 구비한다. 이와 유사하게, 메모리(70a∼70c)는 기록 데이터 및 판독 데이터를 위한 별도의 포트를 구비한다. 메모리(70a∼70c)의 판독 데이터 포트와 프로세서(10)의 판독 포트 사이에 판독 데이터 멀티플렉서가 제공된다. 이 멀티플렉서(76)는 액세스된 메모리로부터 프로세서(10)로 판독 데이터를 전달한다. 이들 플립-플롭은 메모리 중 어떤 것이 이전의 사이클 내에서 판독되었는지 나타내기 때문에, 예를 들면, 멀티플렉서(76)는 서로 다른 메모리에 대한 판독 플립-플롭의 출력에 의해 제어될 수 있다. 그러나, 멀티플렉서를 제어하는 여러 다른 방법을 사용할 수 있는 것은 당연하며, 예를 들면, 이전 사이클에 대한 Sel 신호를 저장하는 선택 레지스터를 사용하여 대신에 멀티플렉서를 제어하는 데 사용할 수 있다.

설명된 회로는 본 발명에 따른 회로의 예시에 불과하다는 것을 이해할 수 있을 것이다. 예를 들면, 본 발명의 범주를 벗어나지 않으면서, 회로의 일부 또는 전부에서 사용되는 신호 레벨을 반전시킬 수 있다. 이와 관련하여, 국부적인 동기회로는 지연 라인의 출력에 의해 클로킹될 수 있다. 지연 라인을 통해 발진을 유발하기 위해 필요한 반전은 핸드세이크 회로 내에 제공될 수 있다. 본 발명은 특정 타입의 핸드세이크 프로토콜에 한정되는 것이 아니며, 이는 예로서 사용된 것일 뿐이다. 예를 들면 더 많은 수의 또는 더 작은 수의 핸드세이크 라인을 사용하는 다른 핸드세이크 프로토콜을 사용할 수 있다.

나타낸 바와 같이, 국부적인 동기 회로 모듈(10)은 제 2 회로(12)(메모리일 수 있음)와 통신한다. 제 2 회로는 비동기 회로이거나, 자체가 국부적인 동기 회로로서 클록 발진기 회로의 제어 하에서 작동되고, 그 지연 경로가 핸드세이크 인터페이스를 통해 회로 모듈(10)과 재라우팅될 수 있다. 그러므로, 공통 클록 발진기 회로는 핸드세이크 도중에 형성된다.

도 8은 복수의 국부적인 동기 회로 모듈(80a∼80c)(그 각각은 자신의 클록 발진기 회로(81a∼81c)를 구비함)을 구비하는 회로를 도시한다. 국부적인 동기 회로 모듈(80a∼80c)은 모두 제 2 회로의 동일한 포트를 거쳐 제 2 회로(82)에 액세스한다. 각각의 국부적인 동기 회로 모듈은 국부적인 동기 회로 모듈(80a∼80c)과 제 2 회로(82) 사이에 그 자신의 핸드세이크 인터페이스(84a∼84c)를 구비한다. 중재기 회로(88)는 핸드세이크 인터페이스(84a∼84c)와 제 2 회로(82) 사이에 포함된다. 멀티플렉서 및/또는 디멀티플렉서(86)는 국부적인 동기 회로 모듈(80a∼80c)의 정보 교환 인터페이스와 제 2 회로(82) 사이에 포함된다. 멀티플렉서 및/또는 디멀티플렉서(86)는 중재기(88)에 의해 제어된다.

작동 중에, 국부적인 동기 모듈(80a∼80c)은 한 시점에 하나씩 제 2회로(82)에 접속된다. 이러한 시간에, 그 클록 회로 내에서 지연 라인의 출력단과 입력단 사이의 커플링은 핸드세이크 인터페이스(84a∼84c)를 거쳐 제 2 회로(82)와 재라우팅되고, 핸드세이크 신호는 지연 라인을 통해 흐른다.

각각의 국부적인 동기 모듈(80a∼80c)은 그 클록 회로 내에서 지연 라인의 출력단과 입력단 사이의 커플링이 핸드세이크 인터페이스(84a∼84c)를 거쳐 제 2 회로(82)와 재라우팅되도록 할 수 있다. 중재기(88)는 제 2 회로(82)와 연관된 국부적인 동기 회로 모듈(80a∼80c)의 핸드세이크 인터페이스(84a∼84c) 사이에서 핸드세이크 신호를 전달한다. 국부적인 동기 회로 모듈(80a∼80c) 중 다른 하나가 이전의 핸드세이크가 진행 중인 동안에 제 2 회로와의 다른 핸드세이크를 개시하기 위해 시도하면, 중재기(88)는 이전의 핸드세이크가 완료된 후에만 제 2 회로(82)에 다른 핸드세이크를 전달한다. 이는 예를 들면 이전의 핸드세이크가 완료된 이후에만 다른 핸드세이크의 리퀘스트를 승인함으로써 이루어질 수 있다. 2개 이상의 국부적인 동기 회로 모듈(80a∼80c)이 동시에 제 2 회로에 액세스하기 위해 시도하면, 중재기는 이들 회로 모듈(80a∼80c) 중의 하나를 선택하고, 이 회로 모듈의 핸드세이크를 가장 먼저 전달한다. 중재기(88)는 멀티플렉서 및/또는 디멀티플렉서(86)가 제 2 회로(82)의 정보 교환 인터페이스를 회로 모듈(80a∼80c)(이 회로 모듈의 핸드세이크가 전달됨)의 정보 교환 인터페이스에 접속시키게 한다. 비동기 핸드세이크를 전달하는 중재기 회로는 그 자체로도 잘 알려져 있다.

다른 실시예에서, 메모리(예를 들면 래치 및/또는 플립-플롭)가 제공될 수있는데, 그 각각은 제각기의 국부적인 동기 회로 모듈(80a∼80c)과 멀티플렉서 및/또는 디멀티플렉서(86) 사이에 위치된다. 국부적인 동기 회로 모듈(80a∼80c)과 제 2 회로(82) 사이에서 교환되는 정보는 핸드세이크 도중에, 예를 들면 연관된 국부적인 동기 회로 모듈(80a∼80c)로부터의 리퀘스트 신호에 응답하여 저장된다. 이는 제 2 회로(82)가 응답하기 전에, 중재기가 국부적인 동기 회로 모듈(80a∼80c)로부터의 핸드세이크를 승인할 수 있다는 이점을 갖는다. 이 경우에, 중재기(88)는 제 2 회로(82)와의 별도의 핸드세이크를 개시하여, 별도의 핸드세이크가 제 2 회로(82)에 의해 응답을 수신할 때 메모리로부터의 정보를 교환한다.

제 2 회로(82)가 이전의 어드레스에 대한 판독 데이터를 출력하는 것과 동일한 사이클 내에서 어드레스를 입력하는 메모리인 경우 등과 같은 중첩된 정보 교환의 경우에는 보다 복잡한 설계를 사용하는 것이 바람직하다. 이 경우에, 교환 모듈이 도 8의 회로에 추가되는 것이 바람직하다.

도 9는 이러한 회로 내에서 사용되는 교환 모듈을 도시한다. 교환 모듈은 제 1 레지스터(90), 제 2 레지스터(92), 중계기(repeater)(94) 및 순차기(sequencer)(96)를 포함한다. 중계기(94) 및 순차기(96)는 통상적인 비동기 회로의 성분이다. 기본적으로, 중계기(94)는 반복적으로 핸드세이크를 개시하고, 해당 핸드세이크가 종료될 때, 다른 핸드세이크를 개시하고, 이것을 무한대로 계속 진행한다. 순차기(96)는 순차기(96)가 중계기(94)로부터 리퀘스트 신호를 수신할 때 그의 좌측 포트에서 핸드세이크를 개시하고, 그 좌측 포트에서의 핸드세이크가승인되었을 때 순차기(96)는 그 우측 포트에서 핸드세이크를 개시한다. 우측 포트에서의 핸드세이크가 승인되었을 때, 순차기(96)는 중계기(94)로부터의 핸드세이크를 승인한다.

제 1 레지스터(90)는 좌측 포트로부터의 승인 신호에 응답하여 메모리에 대한 어드레스를 저장한다. 제 2 레지스터는 우측 포트로부터의 승인 신호에 응답하여 메모리로부터의 판독 데이터를 저장한다.

일실시예에서, 이러한 타입의 교환 모듈은 한 쪽의 각각의 국부적인 동기 모듈(90a∼90c)과, 다른 한 쪽의 중재기(88) 및 멀티플렉서 및/또는 디멀티플렉서(86) 사이에 포함된다.

교환 모듈은 메모리와, 멀티플렉서 및/또는 디멀티플렉서(86)와 중재기(88)의 조합체가 각각의 국부적인 동기 회로 모듈(90a∼90c)에게 있어서 다른 국부적인 동기 회로 모듈(90a∼90c)과 공유되지 않는 메모리인 것처럼 보이게 한다. 교환 모듈은 국부적인 동기 회로 모듈(80a∼80c)로부터의 리퀘스트를 승인하고, 대응되는 어드레스를 제 1 레지스터(90) 내에 저장하며, 메모리(92)를 향해 핸드세이크를 개시한다. 다음의 핸드세이크에서, 이전의 핸드세이크에 응답하여 개시된 핸드세이크를 메모리가 승인했을 때에만 국부적인 동기 회로 모듈(80a∼80c)은 승인된다. 그 때, 이전의 어드레스에 응답하여 제 2 레지스터에서의 데이터 판독이 가능해진다.

그러므로, 도 3 및/또는 도 6에 도시된 국부적인 동기 모듈(90a∼90c)과 그 핸드세이크 인터페이스의 실시예를 이용함으로써, 국부적인 동기 모듈(90a∼90c)은메모리를 액세스할 필요가 없을 때 최대 속도로 작동될 수 있고, 메모리를 액세스할 때 그 클록 신호는 최소량만큼만 지연될 수 있다. 메모리가 하나 이상의 국부적인 동기 회로 모듈(80a∼80c)보다 훨씬 더 빠르다면, 중재기가 승인된 액세스를 갖기 전에 교환 모듈과 국부적인 동기 회로 모듈 사이의 핸드세이크를 완료할 수 있기 때문에 국부적인 동기 회로 모듈(80a∼80c)은 그들이 동일한 메모리를 공유한다는 사실에 의해 지연되지 않을 것이다. 기록 동작은 다음 핸드세이크를 위해 데이터의 복귀를 대기할 필요가 없다.

국부적인 동기 모듈(90a∼90c)과 그의 핸드세이크 인터페이스가 도 3 및 도 6에 도시된 바와 같이 다수의 포트를 구비할 수 있다는 것은 당연하다. 이 경우에, 각각 그보다 더 많은 정도로 또는 더 작은 정도로 공유될 수 있는 다수의 메모리는 서로 다른 포트를 거쳐 병렬로 접속될 수 있다. 그러므로, 국부적인 동기 모듈(90a∼90c)과 그의 핸드세이크 인터페이스가 서로 다른 메모리에 액세스할 때 클록 신호에서의 지연이 발생되지 않는다. 이와 유사하게, 포트 중의 일부는 국부적인 동기 모듈(90a∼90c)과 그의 핸드세이크 인터페이스를 상호 접속할 수 있다. 그러므로, 국부적인 동기 회로 모듈(90a∼90c)들간의 통신을 위해 메모리가 필요하지 않고, 메모리에 기인한 지연이 발생되지 않는다.

Claims

디지털 전자 회로로서,

클록 입력단과 저장 소자를 구비하는 국부적인 동기 회로 모듈(locally synchronous circuit module)-상기 클록 입력단은 상기 국부적인 동기 회로 모듈 내의 상기 저장 소자들간에 전송되는 정보 저장의 타이밍을 설정하기 위해 사용됨-과,

입력단과 상기 클록 입력단에 접속된 출력단을 구비하는 지연 회로(delay circuit)-상기 지연 회로는 클록 발진기 내에 결합되었을 때 적어도 상기 저장 소자들간에 정보를 전송하는데 필요한 정도의 클록 주기가 되는 지연을 제공함-과,

추가적인 회로와,

상기 저장 소자와 상기 추가적인 회로 사이의 정보 전송의 타이밍을 설정하기 위해 핸드세이크 신호(handshake signal)를 생성하는 핸드세이크 회로(handshake circuit)-상기 핸드세이크 회로는 상기 지연 회로를 포함하므로, 핸드세이크 트랜잭션(handshake transaction) 도중에 적어도 상기 핸드세이크 신호의 일부는 상기 지연 회로를 통해 이동하는 것에 의해 타이밍이 설정되고, 상기 클록 입력단에 인가되어 상기 국부적인 동기 회로 모듈을 클로킹(clocking)함-

를 포함하는 디지털 전자 회로.
제 1 항에 있어서,

상기 회로는 상기 국부적인 동기 회로 모듈의 제어 하에서 상기 지연 회로의 상기 출력단과 상기 입력단 사이의 커플링을 재라우팅(rerouting)하는 재라우팅 회로(rerouting circuit)를 포함하되,

상기 재라우팅 회로는, 상기 지연 라인이 자발적으로 국부 클록 발진을 생성하게 하는 국부 경로 및 상기 지연 라인이 상기 추가적인 회로에 의해 동기화된 상기 핸드세이크 회로를 통해 적어도 상기 핸드세이크 신호의 일부를 통과시키게 하는 핸드세이크 경로 사이의 커플링을 재라우팅하는 디지털 전자 회로.
제 2 항에 있어서,

상기 추가적인 회로는 일시적으로 중첩된 정보 교환 트랜잭션을 이용하여 작동되도록 구성되고,

상기 국부 경로는 상기 지연 회로의 상기 출력단으로부터 상기 입력단으로의 신호 전이에 대한 피드백(feedback)을 디스에이블(disabling)하게 하는 디스에이블 입력단(disabling input)-상기 디스에이블 입력단은 상기 추가적인 회로가 맨 마지막의 이전의 정보 교환 트랜잭션의 최종 부분을 완료할 때까지 피드백을 디스에이블하게 하는 상기 추가적인 회로의 출력단에 접속됨-을 포함하는 디지털 전자 회로.
제 3 항에 있어서,

상기 맨 마지막의 이전의 정보 교환 트랜잭션의 최종 부분이 완료되기 전에, 상기 추가적인 회로에 의해 상기 국부 경로를 통과하는 커플링의 디스에이블링을 무효로 하는 인에이블 회로(enabling circuit)-상기 무효화는 상기 국부적인 동기 회로 모듈로부터의 커맨드 신호의 제어 하에 선택됨-를 포함하는 디지털 전자 회로.
제 2 항에 있어서,

상기 추가적인 회로는 각각 제각기의 핸드세이크 인터페이스를 갖는 복수의 장치를 포함하고, 상기 재라우팅 회로는 상기 핸드세이크 인터페이스 중 선택된 하나의 핸드세이크 인터페이스를 이용하여 커플링을 재라우팅하며, 상기 선택된 하나의 핸드세이크 인터페이스는 상기 국부적인 동기 회로 모듈의 제어 하에서 선택되는 디지털 전자 회로.
제 2 항에 있어서,

상기 추가적인 회로는 상기 국부적인 동기 회로 모듈에 접속된 어드레스 및 데이터 인터페이스(address and memory interface)를 구비하는 메모리를 포함하고,상기 저장 소자와 상기 추가적인 회로사이의 상기 정보 전송은 어드레스 및 데이터의 전송을 포함하며, 상기 재라우팅 회로는 상기 국부적인 동기 회로 모듈이 상기 메모리를 액세스할 때 상기 핸드세이크 경로를 통해 상기 커플링을 라우팅하고, 후속하여 상기 국부 경로를 통해 상기 커플링을 라우팅하는 디지털 전자 회로.
제 3 항에 있어서,

상기 추가적인 회로는 상기 국부적인 동기 회로 모듈에 접속된 어드레스 및 데이터 인터페이스를 구비하는 메모리-상기 메모리는 상기 메모리가 다음 어드레스를 수신할 준비가 되어 있다는 것을 신호하는 것과 동시에 데이터를 이용할 수 있다는 것을 신호하는 ready 신호를 생성하도록 구성됨-를 포함하고,

상기 핸드세이크 경로는 활성화될 때, 상기 메모리의 리퀘스트 입력단에 상기 ready 신호를 공급하며,

상기 디스에이블 입력단은 상기 ready 신호가 데이터를 이용할 수 있다는 것을 표시할 때까지 상기 국부 경로를 디스에이블하게 하도록 구성되는 디지털 전자 회로.
제 1 항에 있어서,

상기 국부적인 동기 회로 모듈은 복수의 국부적인 동기 회로 모듈 중 하나의국부적인 동기 회로 모듈이고, 각각의 국부적인 동기 회로 모듈은 그 자신의 핸드세이크 회로와 그 클록 입력단에 접속된 그 자신의 지연 회로를 구비하되,

상기 디지털 전자 회로는 중재기(arbiter)와, 상기 국부적인 동기 회로 모듈 및 상기 핸드세이크 회로 사이에 접속된 멀티플렉서 및/또는 디멀티플렉서를 포함하고, 상기 중재기는 상기 멀티플렉서 및/또는 디멀티플렉서를 통해 상기 국부적인 동기 회로 모듈로부터의 정보 교환과 함께, 상기 국부적인 동기 회로 모듈 중 서로 다른 것으로부터의 상기 핸드세이크 트랜잭션이 진행되는 순서를 중재하는 디지털 전자 회로.
제 8 항에 있어서,

상기 추가적인 회로는 어드레스와 중첩된 방식으로 판독 데이터를 전송하는 메모리이고,

상기 디지털 전자 회로는 각각의 국부적인 동기 회로 모듈에 대한 제각기의 교환 모듈을 포함하되, 상기 교환 모듈은 상기 메모리가 임의의 다른 국부적인 동기 회로 모듈과 공유되지 않는 것처럼 보이도록 설계되는 디지털 전자 회로.
시스템 구성 요소로서,

클록 입력단과 저장 소자를 구비하는 국부적인 동기 회로 모듈-상기 클록 입력단은 상기 국부적인 동기 회로 모듈 내의 상기 저장 소자들간에 전송되는 정보 저장의 타이밍을 설정함-과,

입력단과 상기 클록 입력단에 접속된 출력단을 구비하는 지연 회로-상기 지연 회로는 적어도 상기 저장 소자들간에 정보를 전송하는데 필요한 정도의 시간 간격이 되는 지연을 제공함-과,

추가적인 회로를 접속하기 위한 접속부와,

상기 저장 소자와 상기 추가적인 회로를 접속하기 위한 상기 접속부 사이의 정보 전송의 타이밍을 설정하기 위해 핸드세이크 신호를 생성하는 핸드세이크 회로-상기 핸드세이크 회로는 상기 지연 회로를 포함하므로, 핸드세이크 트랜잭션 도중에 적어도 상기 핸드세이크 신호의 일부는 상기 지연 회로를 통해 이동하는 것에 의해 타이밍이 설정되고, 상기 클록 입력단에 인가되어 상기 국부적인 동기 회로 모듈을 클로킹함-

를 포함하는 시스템 구성 요소.