KR20100058575A - 지연 회로를 이용한 클록없는 직렬화 - Google Patents

Abstract

각각의 직렬 비트에 대한 지연 회로 및 레지스터를 포함하는 직렬화기가 개시된다. 직렬화기는 데이터 비트의 출력과 동시에 발생되어 출력되는 타이밍 신호를 제공하여 데이터 비트 및 타이밍 신호의 밀접한 타이밍 정렬을 보장한다. 클록은 이용되지 않는다. 이에 의해 직렬 해제기/수신기가 데이터 비트를 신뢰 가능하게 수신할 수 있다. 다음의 순차 비트 및 그것의 타이밍 신호를 출력하기 위해 다음 레지스터/지연 회로를 트리거하는 각각의 예시적인 지연 회로가 구성된다.

Description

지연 회로를 이용한 클록없는 직렬화{CLOCKLESS SERIALIZATION USING DELAY CIRCUITS}

본 발명은 데이터의 직렬화에 관한 것으로, 특히 클록을 이용하지 않는 직렬화에 관한 것이다.

많은 응용에서 컴퓨터 데이터는 병렬로 이용가능한 바이트의 비트들(본원에서 바이트는 2 이상의 비트들의 그룹을 지칭함)로 생성된다. 그 후 다음 바이트들은 시간 순서로 이어진다. 이것은 비트 병렬, 바이트 직렬이라 칭해질 수 있다. 그러나, 많은 응용에서, 병렬 비트들을 갖는 병렬 배선들을 갖는 케이블은 물리적으로 불편하고, 잡음에 더 민감하여, 비트들을 병렬로 전송하는 것은 보다 많은 전력을 소비할 수 있다. 이 응용들에서 비트들은 한번에 하나씩 전송된다.

공지된 직렬화기는 데이터 비트들에 동기화된 클록을 이용하기 때문에 직렬 해제기/수신기가 데이터 비트들을 신뢰 가능하게 "클록인"(수신)할 수도 있다. 클록은 신뢰 가능해야 하고 종종 PLL(위상 동기 루프)에 의해 생성된다. 다른 클록 회로가 사용될 수 있고, 예를 들어 인버터들의 링은 진동하기 위해 포지티브 피드백을 갖도록 구성될 수 있다. 각각의 경우에 이들 클록들은 사용가능하게 되기 위해 시간이 필요하다. PLL은 "록"하는 데 수초가 걸릴 수 있고 다른 클록들은 안정화하는 데 수백 나노초가 걸릴 수 있다.

종래에, 데이터 비트들은 아무것도 전송되지 않을 때 주기적인 횟수로 한번에 하나, 둘 또는 몇개의 바이트들의 버스트들로 전송될 수 있다. 그러한 경우에, 클록이 전력을 보존하기 위해 중단되면, 각 버스트에 대해 로킹 또는 안정화 시간들이 반복되어야 한다. 그러한 종래의 시스템들은 시간 및/또는 전력 소비 제한을 경험한다.

하나의 대표적인 종래 예가 미국 캘리포니아 어빙의 브로드콤사가 소유한 미국 특허 제6,614,371호에 개시되어 있다. 본 특허는 데이터 직렬화를 위한 선택 및 지연 로직을 갖는 2경로 데이터 저장 구성을 개시하고 있다. 그러나, 그 회로는 클록을 이용한다.

본 발명은 클록을 제거함으로써 종래 기술에서 발견된 제한들을 처리한다. 따라서, 본 발명은 신뢰 가능한 수신을 위해 타이밍 신호들을 제공하면서 시간 또는 전력 소비 단점을 발생시키지 않는다.

본 발명은 직렬 해제기/수신기에 대한 데이터 비트들을 신뢰 가능하게 식별하는 대응 타이밍 신호들과 동시에 데이터 비트들의 시간 시퀀스를 출력하는 직렬화기를 제공한다. 스트로브는 직렬화를 개시하고, 각각의 비트 및 그것의 대응하는 타이밍 신호는 동시에 출력된다. 이전 비트의 지연 후에, 다음 비트의 출력 및 그것의 타이밍 신호가 출력된다. 이러한 동작은 바이트 내의 모든 비트가 직렬로 출력될 때까지 반복된다. 시퀀스는 다음 비트가 직렬로 출력될 준비가 되어 있으면 반복한다. 실시예에서 기동 시간이 요구되지 않고, 아무것도 출력되지 않으면 전력이 거의 이용되지 않는다.

이하의 상세한 설명은 예시적인 실시예, 도면 및 이용 방법을 참조하여 설명될 것이지만, 본 발명은 이들 실시예 및 이용 방법에 제한되지 않도록 의도됨을 당업자라면 이해할 것이다. 오히려, 본 발명은 범위가 넓고, 첨부된 청구범위에 개시된 것으로서만 제한되도록 의도된다.

이하의 본 발명의 설명은 첨부 도면을 참조한다.
도 1a 및 도 1b는 본 발명의 실시예의 부분 개략/타이밍도.
도 2 및 도 3은 본 발명의 실시예의 부분 개략도.
도 4는 데이터 및 대응하는 타이밍 신호를 나타내는 타이밍도.
도 5는 2개의 예시적인 패스 게이트들의 개략도.

도 1a는 본 발명을 설명하는 직렬화기에 대한 순차 타이밍 및 제어 회로를 도시한다. 레지스터 F1, F2 내지 Fn은 모두 리셋이고 신호들 A, B 내지 n은 모두 로우(low)라고 가정한다. 스트로브 신호 STR의 상승 에지는 D형 레지스터 F1을 세트시키는데, 그 이유는 D 입력이 양의 논리 레벨(16)에 결합되기 때문이다. A+는 하이(10)로 되고 A-는 로우로 된다. A+는 지연 회로(12)에 연결되고, 지연 회로(12)는 지연(DELAY 1) 후에 하이로 되는 신호를 NAND 게이트(14)의 입력에 제공한다. DELAY 1 시간 후에, NAND 출력(18)은 로우로 되어 F1을 리셋시킨다. 신호 A+가 로우(19)로 되어 리셋 신호(18)를 하이로 구동함으로써 F1이 후속 STR 신호에 의해 세트될 수 있다. 인에이블(ENABLE) 신호는 직렬화 동안 하이인 제어 신호이다.

F1과 F1을 리셋시키는 피드백 지연(12)의 결합은 본원에서 "원샷(one shot)"의 예시로서 정의된다. 종래에는, 다수의 원샷 회로가 존재하고, 그러한 회로들은 본 발명의 정황에서 본 기술 분야의 당업자에게 유용하게 이용될 수 있다. 도 1의 원샷은 예시적이다.

F1의 리셋 측인 A-는 F2의 스트로브 입력(21)에 연결된다. F2의 D 입력은 하이이기 때문에 (F1이 리셋일 때) A-의 하이로 되는 에지가 F2를 세트시킨다. F2의 출력 B+는 하이로 되어, DELAY 2 시간 후에 F2를 리셋시켜 B+를 로우(21)로 구동하는 DELAY 2 회로를 구동한다. B- 신호는 다음 레지스터(도시안함)의 게이트를 구동하고 시퀀스는 체인 내의 모든 원샷들을 통해 계속된다. 본 실시예에서, 마지막 레지스터는 Fn이다. Fn은 이전 레지스터의 상승 리셋 출력에 의해 세트된 후, 지연(DELAY n) 후에 리셋된다. 타이밍도는 각 레지스터의 시퀀스가 지연들 동안 순서대로 세트되는 것을 도시한다. Fn이 리셋이면, 모든 비트들은 후술되는 바와 같이 대응하는 타이밍 신호들과 함께 직렬화되어 전송된다.

도 1a의 레지스터 출력들은 예시적으로 인에이블 신호들 enD1-enDn(25)를 형성하는 것으로 도시된다. 이들 인에이블 신호들은 패스 게이트들(20 및 30)(도 2 및 도 3)을 인에이블하여 타이밍 신호들(23)과 순서대로 데이터 비트들(21)을 출력하는 것으로 도 2 및 도 3에 도시되어 있다. enD1-enDn 신호들의 순차적인 동작은 데이터 비트들 D1-Dn을 순서대로 위치(22) 상에 직렬로 위치시키면서 동시에 위치(32)(도 3)에서 타이밍 신호를 생성한다. 타이밍 신호들은 데이터 비트들과 함께 이동하고 데이터 비트들을 신뢰 가능하게 수신하기 위해 직렬 해제기/수신기에 의해 사용될 수도 있다.

교차 결합된 인버터들(24, 26 및 34, 36)은 래치를 형성하여 데이터 비트들 및 타이밍 신호 각각을, 그들이 도달할 때 보유한다. 래치들(26 및 36)은 위치(22) 상의 데이터 신호들 및 32에서의 타이밍 신호들이 인버터들(26 및 36)의 구동을 극복하도록 설계된다. 인버터들(28 및 38)은 예를 들어 직렬 해제기 수신기에 접속된 케이블을 구동한다.

도 3 회로는 도 2의 회로와 실제로 동일하다. 그러나, 도 3에서는, 패스 게이트들(30)에 대한 입력들이 교대 순서로 논리 하이와 로우이다. 패스 게이트들은 도 2의 데이터 비트 패스 게이트들에 사용되는 동일한 enD 신호들에 의해 인에이블된다. 교대하는 하이 및 로우는 데이터 비트들이 도 2의 위치(22) 상에 배치될 때와 가상적으로 동시에 발생하는 에지들을 갖는 사각파를 위치(32)에서 생성한다.

도 4는 데이터 비트들 D1-Dn 및 타이밍 신호들 T1-Tn을 도시하는 예시적인 타이밍 시퀀스이다. 타이밍 신호 T1의 선두 에지(40)는 D1이 직렬 데이터 출력(SERIAL DATA OUT) 라인 상에 위치될 때 동시에 직렬 타이밍 신호 출력(SERIAL TIMING SIGNAL OUT) 라인 상에 위치된다. 마찬가지로, 비트 D2 및 T2의 선두 에지(42)는 Dn 및 Tn의 선두 에지(44)가 발생할 때 동시에 발생한다.

도 4의 타이밍도에서, 도 1의 회로와 함께 고려되는 경우, 마지막 비트가 전송되도록 주의를 기울여야 한다. 직렬 데이터(SERIAL DATA)(도 2)는 논리 하이 또는 로우로서 남겨질 수 있는데, 그 이유는 직렬 해제기/수신기가, 본 예시적인 설계에서는, 다른 바이트의 제1 비트를 나타내기 위해 상승 타이밍 신호 에지를 대기할 것이기 때문이다. 그러나, 직렬 타이밍 신호 출력(SERIAL TIMING SIGNAL OUT)의 상태는 로우 레벨로 남겨져야 한다. 비트수가 짝수이면, 타이밍 신호는 자연히 로우로 남겨질 것이지만, 비트수가 홀수이면, 마지막 타이밍 신호 에지는 로우에서 하이로 될 것이고, 래치(34, 36)는 그것을 하이로 유지할 것이다. 다음 바이트의 제1 비트를 준비하기 위해 그것은 로우로 리턴되어야 한다. 이 경우에 외부 신호(도시안함)를 이용하여 위치(32)를 로우로 구동할 수 있고, 또는 부가적인 원샷을 이용하여 타이밍 신호 출력을 로우로 구동할 수 있다. 수신기는 이러한 마지막 타이밍 신호 천이가 다른 데이터 비트를 나타내지 않는다는 것을 알아야 한다.

도 5는 패스 게이트로서 사용될 수 있는 N 타입 강화형 MOSFET의 간단한 구성이다. 패스 게이트들은 본 기술 분야에 공지되어 있고, P 타입 MOSFET 및 조합들이 대안적으로 사용될 수 있다. 일부 응용들에서 바이폴라 및 하이브리드 타입 트랜지스터들이 사용될 수도 있다. 패스 게이트들의 인에이블은 게이트의 타입에 따라 변할 것이고, 본 기술 분야에 마찬가지로 공지되어 있다.

사용될 수 있는 다른 타입의 패스 게이트는 간단히 출력들이 함께 결합될 수 있는 "앤드" 게이트이다. 전형적으로 이러한 타입의 게이트는 다른 출력들이 함께 결합되게 하는 저항기 풀업 R1을 이용한다. 본 설계에서, R1과 래치들(24, 26 및 34, 36)의 상호작용은 적절한 동작을 보장하도록 구성될 수 있다.

도 1로 돌아가서, 레지스터들 F1-Fn의 리셋은 레지스터의 세트 출력(A)을 이용하여 도시되지만, 리셋 출력(A-)이 이용될 수도 있고, 설계자가 다른 논리 게이트 타입들과 함께 선택할 수 있기 때문에 NAND 게이트가 대체될 수도 있다.

도 1에서, 지연 회로들(DELAY 1-DELAY n)은 예시적으로 전류 제어형(current starved) 게이트들 또는 인버터의 체인이다. 전류 제어형 인버터들은 소정의 이득/대역폭 곱을 증명하는 회로들로서 보여질 수도 있다. 그러한 설계에서, 전류 구동을 감소시키기 위해 이득이 강제로 하이로 되어 로우 대역폭 회로 응답이 발생한다. 결과는 회로가 저속이라는 것이다. 본 기술분야에서 숙련된 설계자들은 그러한 회로를 갖는 잘 정의된 지연들을 설계할 수 있다. 본 기술 분야에 숙련된 당업자들은 다른 지연 타입들을 사용할 수 있고, 예를 들어 커패시턴스를 갖는 회로, 카운터, 시프트 레지스터들을 구성하여 지연들을 생성할 수 있다.

본 설계물에서는, 각각의 순차 비트에 대한 지연들이 서로 독립적이고 이들 지연들이 상이한 값들일 수 있다. 다양한 비트들에 대해 상이한 타이밍을 제공하는 유연성을 이용하여 몇몇 응용들에서 이득을 얻을 수 있다.

상술한 실시예들이 예로서 본원에 제시되고 많은 변경들 및 그 대안들이 가능함을 이해해야 한다. 따라서, 본 발명은 이후에 첨부된 청구범위에 개시된 것으로만 한정되도록 넓게 해석되어야 한다.

Claims (14)

1. 직렬화기로서,
   각각의 원샷이 다음의 원샷을 트리거하도록 기능적으로 연결된 일련의 원샷 회로들 - 각각의 원샷은 인에이블 출력을 정의함 - ;
   제1의 일련의 패스 게이트들 - 각각은 데이터 비트에 결합된 입력을 갖고, 각각은 제1 공통 출력에 결합되고, 상기 제1의 일련의 패스 게이트들의 각각은 대응하는 원샷 출력에 결합된 인에이블 입력을 갖고, 상기 패스 게이트 입력에 결합된 데이터 비트는 상기 인에이블이 참이면 출력으로 전달됨 - ; 및
   제2의 일련의 패스 게이트들 - 각각은 논리 레벨에 결합된 입력을 갖고, 각각은 제2 공통 출력에 결합됨 -
   을 포함하고,
   각각의 다음의 패스 게이트의 논리 레벨 입력이 논리 하이와 논리 로우 사이에서 교대하고, 상기 제2의 일련의 패스 게이트들의 각각은 대응하는 원샷 출력에 결합된 인에이블 입력을 갖고, 상기 패스 게이트 입력에 결합된 논리 레벨은 상기 인에이블이 참이면 출력에 전달되고, 제1 원샷이 활성화되면, 일련의 신호 에지들이 상기 제2 공통 출력에서 발생하고 동시에 일련의 데이터 비트들이 상기 제1 공통 출력에 전달되는 직렬화기.
2. 제1항에 있어서,
   상기 제1 공통 출력 상의 제1 래치 회로 및 상기 제2 공통 출력 상의 제2 래치 회로를 더 포함하는 직렬화기.
3. 제1항에 있어서,
   각각의 원샷은 레지스터 및 지연 회로를 포함하고, 상기 레지스터 및 상기 지연 회로는 상기 지연 회로가 지연 후에 상기 레지스터를 리셋시키도록 구성되는 직렬화기.
4. 제3항에 있어서,
   상기 다음의 원샷은 이전의 원샷의 지연의 단부에서 트리거되는 직렬화기.
5. 제3항에 있어서,
   각각의 지연 회로는 다른 원샷들의 다른 지연 시간들로부터 독립적인 지연 시간을 제공하는 직렬화기.
6. 제1항에 있어서,
   상기 직렬화기의 동작을 개시하는 스트로브 신호를 더 포함하는 직렬화기.
7. 제1항에 있어서,
   상기 제1 및 제2 패스 게이트들은 패스 논리 게이트들을 포함하는 직렬화기.
8. 제1항에 있어서,
   상기 제1 및 제2 패스 게이트들의 각각은 MOSFET 트랜지스터를 포함하는 직렬화기.
9. 데이터 비트들을 직렬화하는 방법으로서,
   일련의 순차 시간 펄스들을 생성하는 단계 - 각각의 다음의 펄스는 이전의 펄스로부터 트리거됨 - ;
   제1의 일련의 패스 게이트들의 입력들에 데이터 비트들의 순서(order) 세트를 제시하는 단계 - 상기 제1의 일련의 패스 게이트들의 각각은 인에이블 입력을 가짐 - ;
   상기 제1의 일련의 패스 게이트들의 출력들을 서로에게 결합하여 공통 데이터 출력을 정의하는 단계;
   상기 일련의 순차 시간 펄스들을 상기 제1의 일련의 패스 게이트들의 각각의 인에이블 입력들에 결합하는 단계 - 상기 패스 게이트 입력에 결합된 각각의 데이터 비트는 상기 인에이블이 참이면 제1 공통 출력에 전달됨 - ;
   제2의 일련의 패스 게이트들의 입력들을 논리 하이들 및 로우들의 교대 세트에 결합하는 단계;
   상기 제2의 일련의 패스 게이트들의 출력들을 서로에게 결합하여 공통 타이밍 신호 출력을 정의하는 단계 - 상기 제2의 일련의 패스 게이트들의 각각은 인에이블 입력을 가짐 - ; 및
   상기 일련의 순차 시간 펄스들을 상기 제2의 일련의 패스 게이트들의 각각의 인에이블 입력들에 결합하는 단계
   를 포함하고,
   상기 교대하는 논리 하이들 및 로우들은 상기 인에이블들이 순서대로 참이면 상기 공통 타이밍 신호 출력에 일련의 신호 에지를 제공하고, 펄스들의 시퀀스가 발생함에 따라, 일련의 신호 에지들이 제2 공통 출력에서 발생하고 동시에 일련의 데이터 비트들이 상기 제1 공통 출력에 전달되는 데이터 비트 직렬화 방법.
10. 제9항에 있어서,
    상기 제1 및 상기 제2 공통 출력들을 래치하는 단계를 더 포함하는 데이터 비트 직렬화 방법.
11. 제9항에 있어서,
    상기 각각의 펄스는,
    레지스터를 세팅하는 단계; 및
    상기 레지스터의 세팅으로부터 지연된 신호에 의해 상기 레지스터를 리세팅하는 단계
    에 의해 생성되는 데이터 비트 직렬화 방법.
12. 제11항에 있어서,
    상기 지연된 신호의 단부에서 다음 레지스터의 세팅을 트리거하는 단계를 더 포함하는 데이터 비트 직렬화 방법.
13. 제3항에 있어서,
    상기 지연된 신호들의 각각은 서로 독립적인 데이터 비트 직렬화 방법.
14. 제9항에 있어서, 상기 직렬화기의 동작을 스트로브 신호에 의해 개시하는 단계를 더 포함하는 데이터 비트 직렬화 방법.
    
    

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