SU553683A1 - Устройство сдвига цифровой информации - Google Patents

Description

первым входам схем 9 «И, вторые входы которых подключены к счетному входу триггера 7, а выходы - к шинам синхроимпульсов 4 и 5 соответственно. Шина 4 соединена с первыми входами единичной 10 и нулевой 11 схем «И выделени  импульсов выходного кода первого регистра сдвига, а шина 5 - с первыми входами единичной 12 и нулевой 13 схемы «И, выделени  импульсов выходного кода второго регистра сдвига, вторые входы названных схем «И соответственно соединены с единичным и нулевым выходами триггеров 2 последних разр дных групп, а выходы единичных схем 10, 12 «И и нулевых схем «И И, 13 через соответствуюш,ие выходные схемы «Р1ЛИ 14, 15 подключены к выходным шинам 16 (выход 1) и 17 (выход 0) соответственно, при этом вход счетного триггера 7 соединен с шиной выходных сопровождаюш,их импульсов 18.

При подаче входной информации на вход устройства первый синхроимпульс СИ1 переписывает информацию на первый триггер 2 (правого) регистра сдвига. При поступлении второго значени  входной информации, она переписываетс  далее на триггеры 2 с раздельными входами второго (левого) регистра вторым синхроимпульсом СИ2, который одновременно продвигает но элементам первого регистра предыдущую информацию.

Следующий синхроимпульс СИ1 переписывает входную информацию в следующий разр д первого регистра, а следующий за СИ1 синхроимпульс СИ2 записывает в разр ды второго регистра следующий импульс информации и продвигает информацию в разр дах первого регистра. Далее благодар  перекрестпому соединению входов СИ1 и СИ2 и каждого из разр дов первого и второго регистров, информаци  аналогично сдвигаетс  в следующие разр ды этих регистров таким образом, что нечетные значени  записываемого кода будут находитьс  в первом регистре, а четные - во втором.

Сдвиг информации производитс  аналогично вводу.

При записи парафазного кода в качестве синхроимпульсов используетс  входной код. Дл  этого собранные схемой «ИЛИ 8 входные сигналы поступают на вход счетного триггера 7, который срабатывает по заднему фронту входного сигнала, вследствие чего выходные схемы «И 9 формируют на щинах 4 и 5 синхроимпульсов сигналы, необходимые дл  сдвига и ввода входных сигналов в регистр.

Входные сигналы «Вход 1 и «Вход О могут иметь при повышенных требовани х к быстродействию малую длительность, т. е. оканчиватьс  до по влени  синхроимпульсов СИ1 и СИ2. Дл  исключени  этого  влени  входным триггером 6 с раздельными входами производитс  промежуточное запоминание входной информации.

После окончани  всего цикла записи в устройство входной информации в первом регистре будут находитьс  нечетные разр ды, во втором - четные. Дл  обеспечени  выдачи хранимой в регистрах информации в последовательном парафазном коде, обеспечени  работы его в схеме кольцевого регистра и других аналогичных схемах в следующем цикле работы при поступлении на вход устройства входной информации в зависимости от состо ни  триггеров 2 последних разр дных групп синхроимпульсов СИ при помощи единичной 10 или нулевой 11 схем «И выделени  импульсов выходного последовательного кода через выходные схемы «ИЛИ 14 или 15 формируют на выходах устройства импульс выходного кода. Следующий синхроимпульс СИ2 аналогично через схемы «И 12 или 13 выделени  импульсов выходного последовательного кода и соответствующую схему «ИЛИ 14 или 15 сформирует на выходе устройства второй импульс последовательного кода, соответствующий по своему значению второму импульсу кода, записанному в устройстве в предыдущем цикле ввода информации. Далее работа схемы происходит аналогично.

Таким образом введенные дополпительно в устройство элементы и св зи позвол ют значительно расширить функциональные возможности устройства.

Claims (1)

1. Формула изобретени 

   Устройство сдвига цифровой информации по авт. ОБ. № 476601, отличающеес  тем, что, с целью расширени  функциональных возможностей , оно содержит два выходных элемента ИЛИ и по два элемента И на каждый регистр, первые входы каждой пары элементов И подключены к первой и второй щине синхроимпульсов соответственно, вторые входы каждой пары элементов И подключены к единичному и нулевому выходам триггера последнего разр да каждого регистра, выходы элементов И каждой пары подключены к первым и вторым входам первого и второго элементов ИЛИ соответственно, выходы первого и второго элемента ИЛИ подключены соответственно к единичной и нулевой выходным шинам.

   Bbixodf дылодО

   It 4- V

   i/J

   i2

   Suif n /

   It W

   SxodO

   3 Ж5

   Влод1

   I-