SU544161A1 - Устройство фазировани аппаратуры передачи информации циклическим кодом - Google Patents

Description

рой дополнительный элемент И, к второй группе входов которого подключены выходы элемента И, и элемент ИЛИ, к одному из входов которого подключен выход элемента НЕТ, другой вход которого соединен с входом ос- 5 новного счетчика непосредственно и через дополнительный элемент ИЛИ - с выходами элемента И, причем выход основного счетчика соединен с входом регистра сдвига, а выход дополнительного счетчика-с входами ю сброса дешифратора, блока пам ти и дополнительного счетчика, а также в него введен дополнительный узел пам ти, состо щий из последовательно соединенных элемента И, входы которого соединены с выходами гене- 15 ратора, дешифратора и счетчика соответственно , элемента пам ти, на второй вход которого подан информационный сигнал, а на третий - тактовые импульсы, первый вентиль, к второму входу которого подключен один из 20 выходов триггера, и элемент ИЛИ, второй вход которого подключен к другому входу триггера через второй вентиль, к другому входу которого подключен выход элемента НЕТ, при этом к входам триггера подключены 25 выходы элемента пам ти и второй вход элемента НЕТ соответственно.

В таком устройстве информаци , котора  в известном устройстве тер лась до вхождени  в синхронизм, теперь запоминаетс  и, зо когда синхронное состо ние найдено, считываетс .

На чертеже представлена структурна  электрическа  схема устройства.

Устройство фазировани  аппаратуры пере-35 дачи информации циклическим кодом содержит на входе элемент НЕТ 1 и последовательно соединенные регистр сдвига 2, дешифратор 3, элемент И 4, одна группа входов которого соединена с выходом основного счетчика 5 40 через дополнительный счетчик 6, а другие выходы основного счетчика 5 подключены к входу регистра сдвига 2 через последовательно соединенные первый дополнительный элемент И 7, к второй группе входов кото- 45 рого подключен выход элемента НЕТ 1, блок пам ти 8, второй дополнительный элемент И 9, к второй группе входов которого подключены выходы элемента И, и элемент ИЛИ 10, к одному из входов которого подключен вы- 50 ход элемента НЕТ 1, другой вход которого соединен с входом основного счетчика 5 непосредственно и через дополнительный элемент ИЛИ 11 - с выходами элемента И 4, причем выход основного счетчика 5 соединен 55 с входом регистра сдвига 2, а выход дополнительного счетчика 6 - с входом сброса дешифратора 3, блока пам ти 8 и дополнительного счетчика 6; кроме того, устройство содержит дополнительный узел пам ти, состо -60

щий из последовательно соединенных элемента И 12, входы которого соединены с выходми генератора (ГТИ), дешифратора 3 и основного счетчика 5 соответственно, элемента пам ти 13, на второй вход которого подан информационный сигнал, а на третий тактовые импульсы, первый вентиль 14, к второму входу которого подключен один из выходов триггера 15, и элемент ИЛИ 16, второй вход которого подключен к другому входу триггера 15 через второй вентиль 17 к другому входу которого подключен выход элемента НЕТ 1, при этом к выходам триггера 15 подключены выходы элемента пам ти 13 и второй вход элемента НЕТ 1 соответственно .

Устройство работает следующим образом.

Дл  осуществлени  фазировани  информационна  последовательность сигналов поступает в регистр сдвига 2 и обрабатываетс  в нем.

После записи в регистр сдвига 2 последнего разр да делимого в нем фиксируетс  окончательный остаток или, если комбинаци  относитс  к разрешенным кодовым комбинаци м , регистр 2 переходит в нулевое состо ние .

И -ый импульс основной тактовой частоты f пропускает сигналы с выхода регистра 2 на дешифратор 3.

Последние n-l +i-rn символов запоминаютс  в блоке пам ти 8 при совпадении в элементе И 7 соответствующих тактовых импульсов с основного счетчика 5 разр дов и информационных символов, поступающих через элемент НЕТ 1, который находитс  в разрешающем состо нии.

В зависимости от того, на каких выходах дешифратора 3 i-4 по вл етс  сигнал, в регистр сдвига 2 записываютс  в качестве первых символов и-i т п -ый символы, поступающие через второй дополнительный элемент И 9 с соответствующими импульсами с дополнительного счетчика 6, которые проход т через элемент И 4.

Необходимое количество тактовых импульсов с дополнительного счетчика 6 через элемент И 4 и элемент ИЛИ 10 записываетс  также в основной счетчик 5. В это же врем  элементом НЕТ 1 осуществл етс  запрет прохождени  информационных символов на регистр 2.

h -ый символ с дополнительного счетчика 6 сбрасывает регистр 2 на нуль, а также переводит блок пам ти 8 и дешифратор 3 в нулевое состо ние.

На регистр сдвига 2 поступают следующие символы информационной последовательности из канала св зи, т.е. на регистр сдвига 2 поступают -i последних символа предыдущей комбинации и п-ч символа следующей. Поступившее ц -поэлементное слово анализируетс  таким же образом, как описано выше на остаток.

Как только остаток, записанный после

проверки в регистре 2, становитс  равным нулю и ни на одном из выходов дешифратора 3 не будет по вл тьс  сигнал, схема войдет в синхронное состо ние.

Таким образом, за счет запоминани  СИМволов предшествующих комбинаций и использовани  этих символов при проверке следующей комбинации, уменьшаетс  число провер емых информационных символов до вхождени  в синхронизм по сравнению с прототипом .

Одновременно с осуществлением поиска синхронного состо ни  устройство осуществл ет запоминание поступающей информационной последовательности в элементе пам ти 13.

Как только на выходе регистра сдвига 2 по витс  нулевой остаток, с нулевого выхода дешифратора 3 на элемент И 12 поступит сигнал. Сюда же поступает импульС основного счетчика 5 (этот импульс формируетс  между задним фронтом h -ого импульса и передним первого импульса счетчика 5

В результате этого на элемент пам ти 13 поступит дополнительна  тактова  частота , и записанна  в элементе пам ти 13 информаци  будет считыватьс  со скоростью дополнительной тактовой частоты и поступат через вентиль 14 и элемент ИЛИ 16 на декодер .

Триггер 15 устанавливаетс  начальным импульсом сброса в такое состо ние, чтобы на декодер поступила информаци  из элемента пам ти 13, т.е. вначале состо ние триггера 15 соответствует режиму вхождени  в синхронизм.

При опросе последней  чейки элемента пам ти 13 триггер 15 перебрасываетс  в противоположное состо ние, т.е. в режим синхронной работы, и через второй вентиль 17 и элемент ИЛИ 16 поступает информаци  непосредственно из канала св зи.

Как только синхронное состо ние нарушит с , триггер 15 перейдет в режим вхождени  в синхронизм.

Таким образом, предлагаемое устройство фазировани  информации работает без потери информационных комбинаций, необходимых дл вхождени  в синхронизм.

Благодар  этому, можно осуществить фазирование непосредственно по передаваемой информационной последовательности и более рационально использовать канал св зи,

Claims (2)

1.Устройство фазировани  аппаратуры передачи информации циклическим кодом, содержащее на входе элемент НЕТ и последовательно соединенные регистр сдвига, деширатор , элемент И, одна группа входов которого соединена с в{ 1ходом основного счетчика , отличающеес  тем, что.

с целью уменьшени  времени вхождени  в синхронизм, в него введены дополнительный счетчик, блок пам ти, дополнительные первый и второй элементы И и ИЛИ, при это.м между упом нутым выходом основного счетчика и второй группой входов элемента И включен дополнительный счетчик, а другие выходы основного счетчика подключены к входу регистра сдвига через последовательно соединенные первый дополнительный элемент И, к второй группе входов которого подключен выход элемента НЕТ, блок пам ти , второй дополнительный элемент И, к второй группе входов которого подключены выходы элемента И, и элемент ИЛИ, к одному из входов которого подключен выход элемента НЕТ, другой вход которого соединен с входом основного счетчика непосредственно и через дополнительный элемент ИЛИ - с выходами элемента И, причем выход основного счетчика соединен с входом регистра сдвига, а выход дополнительного Счетчика - с входами сброса дешифратора, блока пам ти и дополнительного счетчика.

2.Устройство поп. 1, отлича ющ е е с   тем, что в него введен дополнительный узел пам ти, состо щий из последовательно соединенных элемента И, входы которого соединены с выходахп генератора, дешифратора и счетчика соответственно, элемента пам ти, на второй вход которого подан информационный сигнал, а на третий тактовые импульсы, первый вентиль, к второму входу которого подключен один из выходов триггера, и элемент ИЛИ, второй вхо которого подключен к другому входу триггера через второй вентиль, к другому входу которого подключен выход элемента НЕТ, при этом к входам триггера подключены выходы элемента пам ти и второй вход элемента НЕТ соответственно.

Источники информации, прин тые во внимание при экспертизе:

1.Авторское свидетельство СССР

№ 316204, М. Кл. Н O4L 1/10, 1968

2.Авторское свидетельство СССР

№ 465748, М. Кл. Н О4 L 27/14, 1975 (прототип).