JP2507633B2 - マイクロコンピュ―タ開発支援装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ開発支援装置に関し、
特に実行中断機能を有するマイクロコンピュータ開発支
援装置に関する。

〔従来の技術〕

従来のマイクロコンピュータのための開発支援装置
は、一致検出部を１組持つことで実行中断機能を実現し
ていた。

第３図，第４図は従来のマイクロコンピュータ開発支
援装置の一例のブロック図及びその動作を説明するため
のタイミング図である。

マイクロコンピュータ10は、マイクロコンピュータの
バス・サイクル（Ｔ₁,T₂……Ｔ_n）を時間Ｔで行ない、
状態出力信号Ｄ₁を各バス・サイクルの始めからｔ時間
分先に出力し、実行中断信号Ｄ₁₈をバス・サイクルの終
わりに入力するものとする。またタイミング図中のＳ_n
はバス・サイクルＴ_nの状態出力信号データを、Ｉ_nは状
態出力信号Ｓ_nと予め設定された実行中断条件との比較
結果である一致信号データを、Ｂ_nはバス・サイクルＴ_n
の実行中断信号データを表わすものとする。

マイクロコンピュータ10から出力された状態出力信号
Ｄ₁は、制御回路27から出力される制御信号Ｄ₆によりバ
ス・サイクルの始めで一致検出部20のラッチ回路２_aに
ラッチされる。一致検出部20の一致検出回路４_aは、ラ
ッチ回路２_aから出力されるラッチされた状態出力信号
Ｄ₃を入力し、予め設定されていた実行中断条件Ｄ₈と比
較を行い、その結果を回路の一定遅延時間後に一致信号
Ｄ₅として出力する。実行中断信号生成回路11は、一致
信号Ｄ₅を入力しマイクロコンピュータの実行中断入力
手段に合わせた実行中断信号Ｄ₁₈に変更しマイクロコン
ピュータ10に供給する。

この場合、本回路のラッチ回路２_aから実行中断信号
Ｄ₁₈を出力するまでの全処理時間はバス・サイクル時間
（Ｔ）以下であることが必要となる。

例えば、一致検出部20の動作は200ns程度までであ
り、そこでバスサイクルの高速化が限定されている。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータ開発支援装置で
は、近来のマイクロコンピュータの処理速度の高速化に
よるバス・サイクル時間（Ｔ）の減少にともない、相対
的に実行中断機能の全処理時間が確保できなくなるとい
う欠点があった。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ開発支援装置は、マイ
クロコンピュータの状態出力信号を入力しバスサイクル
よりも半サイクル先出しされた前記状態出力信号に同期
し第1,第２の制御信号を出力する制御回路と、前記状態
出力信号の入力点から偶数番目のバスサイクルに対応し
て前記第１の制御信号に同期し前記状態出力信号をラッ
チする第１のラッチ回路と該ラッチ回路のラッチ出力信
号を入力して予め設定された実行中断条件とを比較しそ
の結果を一定遅延時間後に第１の一致信号として出力す
る第１の一致検出回路とを有する第１の一致検出部と、
前記状態出力信号の入力点から奇数番目のバスサイクル
に対応して前記第２の制御信号に同期し前記状態出力信
号をラッチする第２のラッチ回路と該ラッチ回路のラッ
チ出力信号を入力して前記実行中断条件と比較してその
結果を一定遅延時間後に第２の一致信号として出力する
第２の一致検出回路とを有する第２の一致検出部と、前
記第１および第２の一致信号を入力し前記各制御信号に
同期して交互に前記一致信号を選択出力する一致信号選
択回路と、該一致信号選択回路の出力信号を入力し前記
マイクロコンピュータに実行中断信号を供給する実行中
断信号生成回路とを有して構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例のブロック図である。

マイクロコンピュータ10の状態出力信号Ｄ₁をラッチ
する二つのラッチ回路２_a,2_bと、ラッチ出力信号Ｄ_3a,D
_3bと予め設定された実行中断条件Ｄ₈を比較し一致他信
号Ｄ_3a,D_3bを出力する一致検出回路４_a,4_bからなる２組
の一致検出部20_a,20_bと、各一致検出器20_a,20_bから出力
される一致信号Ｄ_5a,D_5bいずれかを選択する一致信号選
択回路９と、２組の一致検出部20_a,20_bと一致信号選択
回路９への制御信号Ｄ_6a,D_6b,D₁₇を交互に出力する制御
回路７と、選択された一致信号Ｄ₁₀を入力しマイクロコ
ンピュータの実行中断入力手段に合わせた実行中断信号
Ｄ₁₈に変更する実行中断信号生成回路11からなってい
る。

つぎに第１図のブロックの動作について、第２図のタ
イミング図を用いて説明する。

マイクロコンピュータ10は、第３図の従来のマイクロ
コンピュータ10と同一なので、前述の動作をする。

マイクロコンピュータ10の状態出力信号Ｄ₁は、出力
と同時に制御回路７から出力される制御信号６_a,6_bによ
りラッチ回路２_a,2_bに交互にラッチされる。このとき、
一致検出部20_aのラッチ回路２_aはバス・サイクルTne（n
e＝偶数）の先出しされた状態出力信号Ｄ₁をラッチし、
ラッチ回路２_bはバス・サイクルTne＋１（ne＝偶数）の
先出しされた状態出力信号Ｄ₁をラッチする。このよう
にしてラッチされたそれぞれのラッチ出力信号Ｄ_3a,D_3b
は、一致検出回路４_a,4_bにおいて実行中断条件Ｄ₈と比
較され回路の一定遅延時間後、一致信号Ｄ_5a,D_5bを出力
する。一致信号Ｄ_5a,D_5bは一致信号選択回路９へ入力さ
れ制御回路７からの制御信号Ｄ₁₇により選択され、実行
中断信号生成回路11に実行中断信号Ｄ₁₀が供給される。
例えば第２図のタイミング図では、制御信号Ｄ₁₇が“0"
の時は一致信号Ｄ_5aを“1"の時には一致信号Ｄ_5bを選択
する。

実行中断信号生成回路11はマイクロコンピュータ10の
実行中断入力手段に合わせた実行中断信号Ｄ₈をマイク
ロコンピュータ11に供給する。

この場合、本実施例のラッチ回路２_a,2_bから実行中断
信号Ｄ₁₈を出力するまでの処理時間は最大でバス・サイ
クル時間（Ｔ）＋状態出力信号先出し時間（ｔ）となり
高速化に対応する。

第２図のラッチ出力信号Ｄ_3a,D_3bは、同一バスサイク
ルに対して第４図に示す従来のラッチ出力信号Ｄ₃の約
２倍の期間が許されるので、相対的にバスサイクルは従
来の約半分の100ns程度にまで高速にできる。

〔発明の効果〕

以上の説明で明らかなように、本発明のマイクロコン
ピュータ開発支援装置によれば複数系列の一致検出をす
るので、近来のマイクロコンピュータの処理速度が高速
化されバス・サイクル時間が減少しても実行中断機能は
対応できる効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は第１
図のブロックの動作を説明するためのタイミング図、第
３図は従来例のブロック図、第４図は第３図のブロック
の動作を説明するためのタイミング図である。 ２_a,2_b……ラッチ回路、４_a,4_b……一致検出回路、７…
…制御回路、９……一致信号選択回路、10……マイクロ
コンピュータ、11……実行中断信号生成回路、20_a,20_b
……一致検出部、Ｄ₁……状態出力信号、Ｄ_3a,D_3b……
ラッチ出力信号、Ｄ_5a,D_5b……一致信号、Ｄ₆,D₁₇,D₁₈
……制御信号、Ｄ₈……実行中断条件。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マイクロコンピュータの状態出力信号を入
   力しバスサイクルよりも半サイクル先出しされた前記状
   態出力信号に同期し第1,第２の制御信号を出力する制御
   回路と、前記状態出力信号の入力点から偶数番目のバス
   サイクルに対応して前記第１の制御信号に同期し前記状
   態出力信号をラッチする第１のラッチ回路と該ラッチ回
   路のラッチ出力信号を入力して予め設定された実行中断
   条件とを比較しその結果を一定遅延時間後に第１の一致
   信号として出力する第１の一致検出回路とを有する第１
   の一致検出部と、前記状態出力信号の入力点から奇数番
   目のバスサイクルに対応して前記第２の制御信号に同期
   し前記状態出力信号をラッチする第２のラッチ回路と該
   ラッチ回路のラッチ出力信号を入力して前記実行中断条
   件と比較してその結果を一定遅延時間後に第２の一致信
   号として出力する第２の一致検出回路とを有する第２の
   一致検出部と、前記第１および第２の一致信号を入力し
   前記各制御信号に同期して交互に前記一致信号を選択出
   力する一致信号選択回路と、該一致信号選択回路の出力
   信号を入力し前記マイクロコンピュータに実行中断信号
   を供給する実行中断信号生成回路とを有することを特徴
   とするマイクロコンピュータ開発支援装置。