JPH08235058A - メモリアクセス制御方法および制御装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリモジュールを複数枚に増設したときメモ
リ容量の拡大とともにメモリアクセス時間の短縮を実現
するメモリアクセス制御方法および制御装置を提供す
る。 【構成】中央処理装置と、アドレスバスＡと、データバ
スＦと、メモリアクセス制御回路１と、複数枚のメモリ
モジュール2,3 が選択的に実装可能なソケット4,5 と、
を備えてなるコンピュータのメモリアクセス制御方法に
おいて、アドレスバスＡからのアドレスデータａをメモ
リモジュール2,3 のアドレスバスB,Cに選択的に演算・
出力するアドレス制御回路6,7 と、メモリデータバスD,
E のデータを一次的に保持するデータバッファ回路8,9
と、メモリモジュール2,3 が当該ソケット4,5 に実装さ
れているか否かを検知する検知手段と、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリモジュールを複
数枚実装可能なコンピュータ装置のメモリアクセス制御
方法および制御装置に関する。

【０００２】

【従来の技術】図６に従来技術によるメモリアクセス制
御装置の回路構成図、図７にこのメモリアクセス制御装
置のタイムチャート、図８にメモリマップの割付図を示
す。図６において、従来技術の複数枚のメモリモジュー
ルが選択的に実装可能なソケットを備えてなるコンピュ
ータのメモリアクセス制御装置は、図示省略されている
中央処理装置と、アドレスバスＡと、データバスＦと、
メモリアクセス制御回路１と、図示例では２枚で示され
ているが、複数枚のメモリモジュール2,3 が選択的に実
装可能なソケット4,5 と、を備えて構成される。

【０００３】かかる構成において、アドレスバスＡは、
ソケット4,5 を介してメモリモジュール2,3 に接続され
る。また、メモリアクセス制御回路１は、メモリアクセ
ス信号Ｑが有効になると、アドレスバスＡの上位アドレ
スによりメモリイネーブル信号K,L を選択し、メモリイ
ネーブル信号K,L を有効とし、アクセス遅延時間ｔ後
に、データが確定するタイミングで応答信号Ｒを有効に
する。

【０００４】このメモリアクセス制御装置で、メモリモ
ジュール2,3 のメモリ領域を連続アクセスする要求が発
生したときのタイムチャートを図７に図示する。アドレ
スバスＡ上のアドレス値ａはソケット4,5 を介しメモリ
モジュール2,3 に入力される。メモリアクセス制御回路
１は、メモリアクセス信号Ｑが有効になると、アドレス
バスＡのアドレス値ａによりメモリイネーブル信号Ｋと
Ｌのいづれか一方を選択し、このメモリイネーブル信号
ＫまたはＬを有効にする。この結果、メモリモジュール
２または３のいづれか一方より、データバスＦにデータ
値(a) がアクセス遅延時間ｔ後に出力される。

【０００５】メモリアクセス制御回路１は、データ値
(a) の確定と同期して応答信号Ｒを有効にし、データバ
スＦに接続されたデバイス、例えば、中央処理装置にデ
ータ値(a) が読み取られる。この読み取られたデータ値
(a) は予め搭載されているプログラムに従って必要な演
算処理が行われる。次に、アドレスバスＡ上のアドレス
値がa+1 に更新されることにより次のデータ値(a+1) が
出力され、応答信号Ｒを有効にする。これらの一連の動
作は、メモリアクセス信号Ｑが無効になるまで繰り返さ
れる。この従来技術によるメモリアクセス制御方法で
は、メモリモジュールの実装数に拘かわらずメモリアク
セスシーケンスは固定化される。

【０００６】

【発明が解決しようとする課題】このような従来技術の
メモリアクセス制御装置では、メモリモジュールを１枚
から複数枚に増設した場合、メモリ容量は大きくなる
が、アクセスシーケンスが１枚のときと変わらないた
め、メモリアクセス時間は速くならなかった。本発明は
上記の点にかんがみてなされたものであり、その目的は
前記した課題を解決して、メモリモジュールを１枚から
複数枚に増設した場合、アドレス信号の切り換えとアク
セスシーケンスを変更することにより、メモリ容量の拡
大とともにメモリアクセス時間の短縮を実現するメモリ
アクセス制御方法および制御装置を提供するものであ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、メモリモジュールを複数枚実装
可能なコンピュータ装置のメモリアクセス制御方法にお
いて、メモリモジュールの実装数を検出し、メモリモジ
ュールが１枚実装されているときにはノンインターリー
ブ方式でメモリアクセスを行い、メモリモジュールか複
数枚実装されているときには交互にメモリモジュールの
アクセスを行うインターリーブ方式でメモリアクセスを
行うものとする。

【０００８】また、本発明においては、中央処理装置
と、アドレスバスと、データバスと、メモリアクセス制
御回路と、複数枚のメモリモジュールが選択的に実装可
能なソケットと、を備えてなるコンピュータのメモリア
クセス制御装置において、アドレスバスからのアドレス
データをメモリモジュールのアドレスバスに選択的に演
算・出力するアドレス制御回路と、メモリデータバスの
データ出力を制御するデータバッファ回路と、メモリモ
ジュールが当該ソケットに実装されているか否かを検知
する検知手段と、を備えるものとする。

【０００９】また、アドレス制御回路は、ラッチ機能と
カウントアップ機能とを備え、中央処理装置がメモリモ
ジュールのメモリを連続アクセスするとき、アドレス制
御回路は、メモリアクセス制御回路で選択的に演算・出
力する連続アクセスするメモリのスタートアドレス値を
ラッチし、メモリアクセスに進行に従い、順次ラッチし
た前記アドレス値をカウントアップするものとする。

【００１０】

【作用】上記構成により、本発明では、中央処理装置が
メモリモジュールのメモリを連続アクセスするとき、メ
モリモジュールの実装数により、メモリモジュールが１
枚実装されたときは、ノンインターリーブ方式でメモリ
アクセスを行ない、メモリモジュールが複数枚実装され
たときは、交互にメモリモジュールのアクセスを行なう
インターリーブ方式でアクセスし、複数枚のメモリモジ
ュールのメモリ空間を切り換えてアクセスを行なう。

【００１１】

【実施例】図１は本発明の一実施例のメモリアクセス制
御方法の回路構成図、図２はメモリモジュールを１枚実
装したときのタイムチャート、図３はメモリモジュール
を２枚実装したときのタイムチャート、図４はメモリモ
ジュールを１枚実装したときのメモリマップ割付図、図
５はメモリモジュールを２枚実装したときのメモリマッ
プ割付図であり、図６〜図８に対応する同一機能部材に
は同じ符号が付してある。

【００１２】図１において、本発明のメモリモジュール
が選択的に実装されてなるコンピュータのメモリアクセ
ス制御回路は、中央処理装置と、アドレスバスＡと、デ
ータバスＦと、メモリアクセス制御回路１と、複数枚の
メモリモジュール2,3 が選択的に実装可能なソケット4,
5 と、を備え、アドレスバスＡからのアドレスデータａ
をメモリモジュール2,3 のアドレスバスB,C に選択的に
演算・出力するアドレス制御回路6,7 と、メモリデータ
バスD,E のデータ出力を制御するデータバッファ回路8,
9 と、メモリモジュール2,3 が当該ソケット4,5 に実装
されているか否かを検知する検知手段M,N と、を備えて
構成される。また、アドレス制御回路は、ラッチ機能と
カウントアップ機能とを備えて構成される。

【００１３】かかる構成において、例えば、中央処理装
置がメモリモジュール2,3 のメモリ領域を連続アクセス
するとき、メモリアクセス制御回路１は、上述の検知手
段M,N にて検出したメモリモジュールの実装数により、
アドレス制御回路6,7 を制御し、当該メモリモジュール
(2,3) のアドレス信号の切り換え(S) と、アクセスシー
ケンス(I,J) と、前記データバッファ回路(O,P) と、を
制御する。また、アドレス制御回路6,7 は、メモリアク
セス制御回路１で選択的に演算・出力する連続アクセス
するメモリのスタートアドレス値をラッチ機能にラッチ
し、メモリアクセスの進行に従い、順次ラッチした前記
アドレス値をカウントアップ機能でカウントアップを行
う。

【００１４】以下、メモリモジュール２が１枚のみ実装
されたときについて図１、２、４を用いて説明する。図
１において、メモリ検出手段M,N によりメモリアクセス
制御回路１は、メモリモジュール２の１枚のみが実装さ
れていることを認識し、アドレスセレクト信号Ｓを使
い、アドレス制御回路6,7 にノンインタリーブ方式のア
ドレス接続を行なうように切換を行う。即ち、メモリモ
ジュール２を選択し、メモリモジュール３を非選択とす
る。このノンインタリーブ方式でのメモリマップは図４
となり、アドレスバスＡのアドレス値a,a+1,a+2 …に従
って、メモリモジュール２のメモリ空間にデータバスＦ
からのデータ値(a),(a+1),(a+2),…が読み・書きを行う
ことができる。

【００１５】また、このノンインタリーブ方式でメモリ
の連続アクセス要求が発生したときのタイムチャートが
図２である。図２において、メモリアクセス信号Ｑとア
ドレスバスＡのアドレス値ａにより、メモリアクセス制
御回路１はメモリイネーブル信号Ｋを有効にする。アド
レス値ａはアドレスロード信号Ｇによりメモリアクセス
の最初の時点でアドレス制御回路６のラッチ機能にラッ
チされ、メモリアドレスバスＢ上にアドレス値ａを出力
する。メモリアドレスバスＢ上のアドレス値ａはソケッ
ト４を介しメモリモジュール２に入力される。この結
果、メモリモジュール２よりデータ値(a) がアクセス遅
延時間ｔ後にメモリデータバスＤ上に出力される。

【００１６】続いて、メモリアクセス制御回路１は、バ
スイネーブル信号Ｏを有効とし、メモリデータバスＤ上
のデータ値(a) をデータバッファ８を介しデータバスＦ
に出力する。また、メモリアクセス制御回路１は、デー
タバスＦのデータ値(a) の確定と同期して応答信号Ｒを
有効にする。メモリアクセス制御回路１は、この応答信
号Ｒが無効になるタイミングで、アドレスカウント信号
Ｉにパルスを出力し、アドレス制御回路６のカウンタ機
能をカウントアップし、メモリアドレスバスＢのアドレ
ス値をａからa+1 に更新させる。メモリアドレスバスＢ
のアドレス値の更新により、次のデータ値(a+1) が出力
され、それと同期して応答信号Ｒが有効になる。この一
連の動作は、メモリアクセス信号Ｑが無効になるまで繰
り返されメモリの連続アクセスが行われる。

【００１７】次に、メモリモジュール２とメモリモジュ
ール３の２枚が実装されたときについて図１、３、５を
用いて説明する。図１において、メモリ検出手段M,N に
よりメモリアクセス制御回路１は、メモリモジュール２
とメモリモジュール３の２枚が実装されていることを認
識し、アドレスセレクト信号Ｓを使いアドレス制御回路
6,7 にインタリーブ方式のアドレス接続を行なうように
切換る。即ち、メモリモジュール2,3 を選択する。この
インタリーブ方式でのメモリマップは図５となり、アド
レスバスＡのアドレス値a,a+1,a+2 …に従って、メモリ
モジュール2,3 のメモリ空間が交互に選択され、データ
バスＦからのデータ値(a),(a+1),(a+2),…が交互にメモ
リモジュール2,3 のメモリ空間に読み・書きされる。

【００１８】また、このインタリーブ方式でメモリの連
続アクセス要求が発生したときのタイムチャートが図３
である。図３において、メモリアクセス信号Ｑとアドレ
スバスＡのアドレス値ａにより、メモリアクセス制御回
路１は、メモリイネーブル信号Ｋとメモリイネーブル信
号Ｌを有効にする。アドレス値ａは、アドレスロード信
号Ｇによりメモリアクセスの最初にアドレス制御回路６
のラッチ機能にアドレス値ｂとしてラッチし、メモリア
ドレスバスＢにアドレス値ｂを出力する。このアドレス
値ｂは、アドレス値ａをメモリモジュール実装数２（こ
の実施例では実装数が２枚）で割った値である。メモリ
アドレスバスＢ上のアドレス値ｂはソケット４を介しメ
モリモジュール２に入力される。

【００１９】また、メモリアドレスバスＣもメモリアド
レスバスＢと同様に、メモリアクセスの最初にアドレス
値ａがアドレス制御回路７のラッチ機能にアドレス値ｂ
としてラッチされ、メモリアドレスバスＣにアドレス値
ｂを出力する。メモリアドレスバスＣ上のアドレス値ｂ
はソケット５を介しメモリモジュール３に入力される。
この結果、メモリモジュール２より、データ値(a) がア
クセス遅延時間ｔ後にメモリデータバスＤ上に出力さ
れ、メモリモジュール３より、データ値(a+1) がアクセ
ス遅延時間ｔ後にメモリデータバスＥ上に出力される。
メモリアクセス制御回路１は、バスイネーブル信号O,P
をアドレスバスＡ上のアドレス値により交互に有効と
し、メモリデータバスＤ上のデータ値(a) と、メモリデ
ータバスＥ上のデータ値(a+1) をデータバッファ８とデ
ータバッファ９を介しデータバスＦに交互に出力させ
る。

【００２０】また、メモリアクセス制御回路１は、デー
タバスＦ上のデータ値の確定と同期して応答信号Ｒを有
効にする。メモリアクセス制御回路１は、応答信号Ｒが
無効になるタイミングでアドレスカウント信号I,J に順
次パルス信号を出力し、アドレス制御回路6,7 のカウン
タ機能をカウントアップし、メモリアドレスバスB,Cの
アドレス値をｂからb+1 に更新させる。メモリアドレス
バスB,C のアドレス値の更新により、次のデータ値(a+
2),(a+3) が順次出力され、それと同期して応答信号Ｒ
が有効になる。この一連の動作は、メモリアクセス信号
Ｑが無効になるまで繰り返されメモリの連続アクセスが
行われる。

【００２１】このインタリーブ方式では、メモリモジュ
ール2,3 が交互にデータを出力することができるため、
２回目以降のサイクルから、１枚のメモリモジュールを
実装したときの半分の時間サイクルで応答信号Ｒを有効
にすることが可能となる。メモリモジュールが３枚以上
実装されたときでも、メモリアドレスB,C,…にアドレス
バスＡのアドレス値ａをメモリモジュールの実装数で割
った値を入力し、メモリモジュール2,3,…を順にアクセ
スできるシーケンスに変更することにより、より高速な
メモリアクセスが可能となる。

【００２２】

【発明の効果】以上述べたように本発明によれば、メモ
リモジュールの実装数に応じてメモリモジュールのメモ
リ空間を切り換えてアクセスを行うようにしたので、メ
モリモジュールを増設したとき、メモリ容量が大きくな
るだけでなく、メモリのアクセス時間も速くなり、コン
ピュータシステム性能の向上をはかることが可能とな
る。

【図面の簡単な説明】

【図１】本発明による一実施例のメモリアクセス制御方
法の回路構成図

【図２】メモリモジュールを１枚実装したときのタイム
チャート

【図３】メモリモジュールを２枚実装したときのタイム
チャート

【図４】メモリモジュールを１枚実装したときのメモリ
マップ割付図

【図５】メモリモジュールを２枚実装したときのメモリ
マップ割付図

【図６】従来技術によるメモリアクセス制御装置の回路
構成図

【図７】従来技術によるメモリアクセス制御装置のタイ
ムチャート

【図８】メモリマップの割付図

【符号の説明】

１ メモリアクセス制御回路 ２、３ メモリモジュール ４、５ ソケット ６、７ アドレス制御回路 ８、９ データバッファ Ａ アドレスバス Ｂ，Ｃ メモリアドレスバス Ｄ，Ｅ メモリデータバス Ｆ データバス Ｇ，Ｈ アドレスロード Ｉ，Ｊ アドレスカウント信号 Ｋ，Ｌ メモリイネーブル Ｍ，Ｎ メモリ検出手段 Ｏ，Ｐ バスイネーブル Ｑ メモリアクセス有効 Ｒ 応答信号 a,a+1,a+2,… アドレス値 (a),(a+1),(a+2),… データ値

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリモジュールを複数枚実装可能なコン
   ピュータ装置のメモリアクセス制御方法において、 メモリモジュールの実装数を検出し、メモリモジュール
   が１枚実装されているときにはノンインターリーブ方式
   でメモリアクセスを行い、メモリモジュールか複数枚実
   装されているときには交互にメモリモジュールのアクセ
   スを行うインターリーブ方式でメモリアクセスを行う、 ことを特徴とするメモリアクセス制御方法。
2. 【請求項２】中央処理装置と、アドレスバスと、データ
   バスと、メモリアクセス制御回路と、複数枚のメモリモ
   ジュールが選択的に実装可能なソケットと、を備えてな
   るコンピュータのメモリアクセス制御装置において、 前記アドレスバスからのアドレスデータを前記メモリモ
   ジュールのアドレスバスに選択的に演算・出力するアド
   レス制御回路と、 メモリデータバスのデータ出力を制御するデータバッフ
   ァ回路と、 前記メモリモジュールが当該ソケットに実装されている
   か否かを検知する検知手段と、を備え、 中央処理装置が前記メモリモジュールのメモリを連続ア
   クセスするとき、 メモリアクセス制御回路は、前記検知手段にて検出した
   メモリモジュールの実装数により、前記アドレス制御回
   路を制御し、当該メモリモジュールのアドレス信号の切
   り換えと、アクセスシーケンスと、前記データバッファ
   回路と、を制御する、 ことを特徴とするメモリアクセス制御装置。
3. 【請求項３】請求項２に記載のメモリアクセス制御装置
   において、 アドレス制御回路は、ラッチ機能とカウントアップ機能
   とを備え、 中央処理装置がメモリモジュールのメモリを連続アクセ
   スするとき、アドレス制御回路は、メモリアクセス制御
   回路で選択的に演算・出力する連続アクセスするメモリ
   のスタートアドレス値をラッチし、メモリアクセスに進
   行に従い、順次ラッチした前記アドレス値をカウントア
   ップする、 ことを特徴とするメモリアクセス制御装置。