KR20190110869A - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 발명은, 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로, 상기 메모리 유닛들에 대한 액세스 순서를 결정하는 인터리빙부; 및 상기 동작이 인터리빙 방식으로 수행될 수 있도록 상기 결정된 액세스 순서에 따라 상기 메모리 유닛들에 액세스하는 중앙 처리 장치를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Memory controller, memory system having the same and operating method thereof}
본 발명은, 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 인터리빙 방식을 이용하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는, 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는, 전압 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전압 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는, 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 사용하여 메모리 시스템과 통신을 수행할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않는다. 예를 들어, 호스트는, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 다양한 인터페이스를 이용하여 메모리 시스템과 통신할 수 있다.
본 발명의 실시 예들은, 인터리빙 방식을 이용하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로, 상기 메모리 유닛들에 대한 액세스 순서를 결정하는 인터리빙부; 및 상기 동작이 인터리빙 방식으로 수행될 수 있도록 상기 결정된 액세스 순서에 따라 상기 메모리 유닛들에 액세스하는 중앙 처리 장치를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 인터리빙 방식으로 동작을 수행하는 복수의 메모리 유닛들; 및 상기 메모리 유닛들 각각이 상기 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로 상기 메모리 유닛들에 대한 액세스 순서를 결정하고, 상기 결정된 액세스 순서에 따라 상기 메모리 유닛에 액세스하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 획득하는 단계; 상기 획득된 예상 수행 시간을 기반으로 상기 메모리 유닛들에 대한 액세스 순서를 결정하는 단계; 및 상기 동작이 인터리빙 방식으로 수행될 수 있도록 상기 결정된 액세스 순서에 따라 상기 메모리 유닛들에 액세스하는 단계를 포함한다.
본 기술에 따르면, 각 메모리 유닛의 동작 수행 시간에 따라 메모리 유닛들에 대한 액세스 순서를 결정할 수 있으므로, 인터리빙 방식으로 수행되는 동작의 전체 수행 시간이 감소될 수 있어, 메모리 시스템의 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 구체적으로 설명하기 위한 예시도이다.
도 3은 도 1에 도시된 메모리 장치를 구체적으로 설명하기 위한 예시도이다.
도 4은 도 3에 도시된 다이를 설명하기 위한 예시도이다.
도 5는 도 4에 도시된 다이를 구체적으로 설명하기 위한 예시도이다.
도 6은 메모리 블록을 설명하기 위한 예시도이다.
도 7은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 8은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 10 및 도 11은 예상 수행 시간을 고려하지 않고 인터리빙을 제어하는 경우를 설명하기 위한 도면들이다.
도 12 및 도 13은 예상 수행 시간을 고려하여 인터리빙을 제어하는 경우를 설명하기 위한 도면들이다.
도 14 내지 도 17은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 사용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 변환된 정보를 저장 및 출력할 수 있다. 예를 들어, 프로그램 동작 시, 메모리 컨트롤러(2100)는, 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)에 포함된 메모리 유닛들이 인터리빙 방식으로 동작을 수행할 수 있도록 제어할 수 있다. 즉, 메모리 컨트롤러(2100)는, 메모리 유닛들에 대한 인터리빙 제어를 수행할 수 있다. 메모리 유닛들은, 독립적으로 동작을 수행할 수 있는 유닛들일 수 있다. 예를 들어, 메모리 유닛들은, 다이들 또는 플래인들일 수 있다.
메모리 컨트롤러(2100)는, 메모리 유닛들에 대한 인터리빙 제어를 수행하기 위하여, 각 메모리 유닛들에 대한 액세스 순서를 결정할 수 있다. 메모리 컨트롤러(2100)는, 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로 액세스 순서를 결정할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하고, 짧은 예상 수행 시간을 갖는 메모리 유닛일수록 늦은 액세스 순서를 갖도록 결정할 수 있다. 예상 수행 시간은, 메모리 유닛들로부터 수신되거나, 메모리 유닛들에 대한 테스트 동작을 수행함으로써 계산될 수 있다.
메모리 컨트롤러(2100)는, 결정된 액세스 순서를 기반으로 인터리빙 제어를 수행할 수 있다. 즉, 메모리 컨트롤러(2100)는, 메모리 유닛들에 대한 인터리빙 제어를 수행할 때, 결정된 액세스 순서에 따라 메모리 유닛들에 액세스할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신된 커맨드에 따라 동작을 수행할 수 있다. 예를 들어, 메모리 장치(2200)는, 프로그램 커맨드, 리드 커맨드 및 소거 커맨드 등을 메모리 컨트롤러(2100)로부터 수신할 수 있다. 메모리 장치(2200)에 포함된 메모리 유닛들은, 컨트롤러(2100)로부터 수신된 커맨드에 따라 인터리빙 방식으로 동작할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 구체적으로 설명하기 위한 예시도이다.
도 2를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), ECC 유닛(Error Correcting Code unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 인터리빙부(2150), 중앙 처리 장치(Central Processing Unit; CPU; 2160) 및 내부 메모리(internal memory; 2170)을 포함할 수 있다. 호스트 인터페이스(2110), ECC 유닛(2120), 메모리 인터페이스(2130), 버퍼 메모리(2140), 인터리빙부(2150) 및 내부 메모리(2170)는 CPU(2160)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다.
ECC 유닛(2120)은, 프로그램 동작 또는 리드 동작 시 에러를 검출하고 검출된 에러를 정정할 수 있다.
메모리 인터페이스(2130)는, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 호스트(1000)로부터 수신된 데이터는, 프로그램 동작이 완료될 때까지 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다. 실시 예에 따라, 버퍼 메모리(2140)는 메모리 컨트롤러(2100)의 외부에 포함될 수도 있다.
인터리빙부(2150)는, 메모리 장치(2200)에 포함된 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 획득할 수 있다. 여기서, 동작은, 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나일 수 있다. 인터리빙부(2150)는, 인터리빙의 대상이 되는 동작에 대응하는 예상 수행 시간을 획득할 수 있다. 예를 들어, 인터리빙부(2150)는, 인터리빙의 대상이 되는 동작이 프로그램 동작인 경우 프로그램 동작에 대응하는 예상 수행 시간을 획득할 수 있고, 인터리빙의 대상이 되는 동작이 리드 동작인 경우 리드 동작에 대응하는 예상 수행 시간을 획득할 수 있으며, 인터리빙의 대상이 되는 동작이 소거 동작인 경우 소거 동작에 대응하는 예상 수행 시간을 획득할 수 있다. 예상 수행 시간의 획득은, 주기적으로 이루어지거나, CPU(2160)의 요청이 있는 경우에 이루어질 수 있다.
일 실시 예에서, 인터리빙부(2150)는, 메모리 장치(2200)에 포함된 메모리 유닛들로부터 예상 수행 시간을 수신할 수 있다. 예를 들어, 메모리 장치(2200)에 포함된 다이들 각각은 해당 다이에 대응하는 예상 수행 시간을 저장할 수 있으며, 인터리빙부(2150)는 다이들 각각으로부터 해당 다이에 대응하는 예상 수행 시간을 수신할 수 있다. 메모리 장치(2200)에 포함된 다이들 각각은 해당 다이에 포함된 플래인들 각각에 대응하는 예상 수행 시간을 저장할 수도 있으며, 이러한 경우 인터리빙부(2150)는 다이들 각각으로부터 해당 다이에 포함된 플래인들 각각에 대응하는 예상 수행 시간을 수신할 수 있다. 여기서, 메모리 유닛들은 프로그램 동작, 리드 동작 및 소거 동작들 각각에 대응하는 예상 수행 시간을 저장할 수 있으며, 인터리빙부(2150)는 각각의 동작에 대응하는 예상 수행 시간을 수신할 수 있다. 인터리빙부(2150)는, 수신된 예상 수행 시간을 저장할 수 있다.
일 실시 예에서, 인터리빙부(2150)는, 메모리 유닛들에 대한 테스트 동작을 수행함으로써 해당 메모리 유닛에 대한 예상 수행 시간을 계산할 수 있다. 예를 들어, 인터리빙부(2150)는, 메모리 유닛들 각각이 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나에 해당하는 테스트 동작을 수행하도록 제어할 수 있다. 인터리빙부(2150)는, 메모리 유닛들 각각이 테스트 동작을 수행하는 데 소요된 테스트 동작 수행 시간을 계산하고, 계산된 테스트 동작 수행 시간을 해당 메모리 유닛에 대한 예상 수행 시간으로 결정할 수 있다. 인터리빙부(2150)는, 계산된 테스트 동작 수행 시간, 즉 예상 수행 시간을 저장할 수 있다. 여기서, 인터리빙부(2150)는, 프로그램 동작, 리드 동작 및 소거 동작들 각각에 대응하는 예상 수행 시간을 저장할 수 있다. 일 실시 예에서, 인터리빙부(2150)는 메모리 유닛에 포함된 하나 또는 복수의 블록에 대한 테스트 동작을 수행하고, 해당 테스트 동작을 수행하는 데 소요된 테스트 동작 수행 시간을 해당 메모리 유닛에 대한 예상 수행 시간으로 결정할 수도 있다.
인터리빙부(2150)는, 획득된 예상 수행 시간을 기반으로 각 메모리 유닛들에 대한 액세스 순서를 결정할 수 있다. 예를 들어, 인터리빙부(2150)는, 긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하고, 짧은 예상 수행 시간을 갖는 메모리 유닛일수록 늦은 액세스 순서를 갖도록 결정할 수 있다.
CPU(2160)는, 메모리 장치(2200)의 동작을 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, CPU(2160)는, 프로그램 동작, 리드 동작, 소거 동작, 서스펜드 동작 및 카피백 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
CPU(2160)는, 메모리 유닛들이 인터리빙 방식으로 동작을 수행하도록 제어할 수 있으며, 이 때 인터리빙부(2150)에서 결정된 액세스 순서에 따라 메모리 유닛들에 액세스할 수 있다. 예를 들어, CPU(2160)는, 액세스 순서가 가장 빠른 메모리 유닛에 가장 먼저 커맨드를 전송하고, 액세스 순서가 가장 늦은 메모리 유닛에 가장 마지막으로 커맨드를 전송할 수 있다.
내부 메모리(2170)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2170)는 맵 테이블(map table)을 포함할 수 있다. 예를 들어, 맵 테이블에는 물리-논리 어드레스 정보와 논리-물리 어드레스 정보가 저장될 수 있다.
도 3은 도 1에 도시된 메모리 장치를 구체적으로 설명하기 위한 예시도이다.
도 3에 도시된 메모리 컨트롤러(2100) 및 메모리 장치(2200)는, 도 1 및 도 2를 참조하여 설명한 메모리 컨트롤러(2100) 및 메모리 장치(2200)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 3을 참조하여 설명하는 실시 예에서는, 도 1 및 도 2를 참조하여 설명한 실시 예와 중복되는 내용은 생략한다.
도 3을 참조하면, 메모리 컨트롤러(2100)는, 복수의 채널들(CH1, ..., CHk)을 통해 메모리 장치(2200)에 연결될 수 있다. 메모리 장치(2200)는 복수의 다이들(dies; D1~DN; N은 양의 정수)을 포함할 수 있다. 복수의 다이들(D1~DN)은 복수의 채널들(CH1, ..., CHk)을 통해 메모리 컨트롤러(2100)와 통신할 수 있다. 예를 들어, 채널들(CH1~CHk) 각각에는 복수의 다이들(D1~DN)이 연결될 수 있다. 서로 다른 채널에 연결된 다이들은 서로 독립적으로 동작할 수 있다. 예를 들어, 채널(CH1)에 연결된 다이(D1)와 채널(CHk)에 연결된 다이(D1)는 동시에 동작할 수 있다. 서로 다른 채널에 연결된 다이들 간에, 또는 서로 동일한 채널에 연결된 다이들 간에는 인터리빙 방식이 이용될 수 있다.
인터리빙 방식이 이용되는 경우, 동일한 채널에 연결된 다이들(D1~DN)은 서로 독립적으로 동작할 수 있다. 예를 들어, 인터리빙 방식이 이용되는 경우, 채널(CH1)에 연결된 다이(D1)와 채널(CH1)에 연결된 다이(D2)는 동시에 동작할 수 있다.
도 4은 도 3에 도시된 다이를 설명하기 위한 예시도이다. 도 3에 도시된 다이들(D1~DN)은 서로 동일하게 구성될 수 있으므로, 이 중에서 어느 하나의 다이(D1)를 예를 들어 설명하도록 한다.
도 4를 참조하면, 다이(D1)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다. 제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
제어 로직(2210)은, 예상 수행 시간 저장부(2212)를 포함할 수 있다. 예상 수행 시간 저장부(2212)는, 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 저장할 수 있다. 예를 들어, 예상 수행 시간 저장부(2212)는, 다이(D1)에 대응하는 예상 수행 시간을 저장할 수 있다. 실시 예에 따라, 예상 수행 시간 저장부(2212)는, 다이(D1)에 포함된 플래인들(2240a, 2240b) 각각에 대응하는 예상 수행 시간을 저장할 수도 있다. 예상 수행 시간 저장부(2212)는, 각각의 동작에 대응하는 예상 수행 시간을 저장할 수 있다. 예를 들어, 예상 수행 시간 저장부(2212)는, 메모리 유닛들 각각이 프로그램 동작을 수행하는 데 필요한 예상 수행 시간을 저장하거나, 메모리 유닛들 각각이 리드 동작을 수행하는 데 필요한 예상 수행 시간을 저장하거나, 메모리 유닛들 각각이 소거 동작을 수행하는 데 필요한 예상 수행 시간을 저장할 수 있다. 예상 수행 시간은, 메모리 장치(2200)의 제조 단계에서 테스트 동작을 통해 저장될 수 있다. 예를 들면, 테스트 동작은 테스트 프로그램 동작, 테스트 리드 동작 및 테스트 소거 동작을 포함할 수 있다.
주변 회로들(2220)은, 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 글로벌 라인들을 통해 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(2232)은 플래인들(2240a, 2240b) 각각에 대응하여 하나씩 배치될 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 복수의 플래인들(2240a, 2240b)을 포함할 수 있다. 도 4에는 두 개의 플래인들(2240a, 2240b)을 도시하였으나, 다이(D1)에 포함되는 플래인들의 개수는 이에 한정되지 않는다. 복수의 플래인들(2240a, 2240b) 각각은, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 5는 도 4에 도시된 다이를 구체적으로 설명하기 위한 예시도이다.
설명의 편의를 위하여 'D1'을 제 1 다이라고 하고, 'D2'를 제 2 다이라고 정의한다.
제 1 및 제 2 다이들(D1, D2) 각각은, 복수의 플래인들(Planes)을 포함할 수 있다. 예를 들어, 제 1 다이(D1)는 제 1 및 제 2 플래인들(2242a, 2242b)을 포함할 수 있고, 제 2 다이(D2)는 제 1 및 제 2 플래인들(2244a, 2244b)을 포함할 수 있다. 도 5에는 하나의 다이에 두 개의 플래인들이 포함된 것으로 도시되었으나, 각각의 다이에 포함되는 플래인의 수는 이에 한정되지 않는다.
제 1 및 제 2 플래인들(2242a, 2242b, 2244a, 2244b) 각각에는, 페이지 버퍼 그룹들(2232a, 2232b, 2234a, 2234b)이 연결될 수 있다.
인터리빙 방식이 이용되는 경우, 제 1 다이(D1)와 제 2 다이(D2)가 서로 동일한 채널들에 연결되어 있더라도, 제 1 다이(D1)와 제 2 다이(D2)는 메모리 컨트롤러(도 3의 2100)로부터 수신된 커맨드에 응답하여 서로 독립적으로 동작을 수행할 수 있다. 즉, 제 1 다이(D1) 및 제 2 다이(D2)가 인터리빙 방식으로 제어되는 경우, 제 1 다이(D1) 및 제 2 다이(D2)는 인터리빙의 대상이 되는 동작을 동시에 처리할 수 있다.
마찬가지로, 인터리빙 방식이 이용되는 경우, 제 1 및 제 2 플래인들(2242a, 2242b, 2244a, 2244b)은, 서로 독립적으로 동작을 수행할 수 있다. 예를 들어, 제 1 다이(D1)에 포함된 플래인들(2242a, 2242b)은 동시에 동작할 수 있고, 제 2 다이(D2)에 포함된 플래인들(2244a, 2244b)은 동시에 동작할 수 있다. 또한, 제 1 다이(D1)에 포함된 제 1 및 제 2 플래인들(2242a, 2242b) 중 적어도 하나와, 제 2 다이(D2)에 포함된 제 1 및 제 2 플래인들(2244a, 2244b) 중 적어도 하나는 동시에 동작할 수 있다.
도 6은 메모리 블록을 설명하기 위한 예시도이다.
도 6을 참조하면, 메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 이상의 비트 데이터를 저장할 수 있다. 이를 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 복수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 복수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(BLKi)의 단위로 소거 동작을 수행할 수 있다. 이때 메모리 블록(BLKi)을 소거 단위 블록(erase unit block)이라고 부를 수 있다. 예를 들면, 하나의 메모리 블록(BLKi)에 저장된 데이터의 일부를 업데이트 하기 위해서는 해당 메모리 블록(BLKi)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(BLKi)에 프로그램 할 수 있다.
도 7은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 7에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 7에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 7에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 8은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 8에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 8의 제 1 메모리 블록(BLK1)은 도 7의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 9를 참조하여 설명하는 실시 예는, 도 1 내지 도 3을 참조하여 설명한 메모리 컨트롤러에 적용될 수 있다.
단계 '901'에서, 메모리 컨트롤러는, 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 획득할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 메모리 유닛들 각각으로부터 예상 수행 시간을 수신할 수 있다. 예를 들어, 메모리 장치에 포함된 다이들 각각은 해당 다이에 대응하는 예상 수행 시간을 저장하거나, 해당 다이에 포함된 플래인들 각각에 대응하는 예상 수행 시간을 저장할 수 있으며, 메모리 컨트롤러는 다이에 예상 수행 시간을 요청하고 이를 수신할 수 있다. 메모리 컨트롤러는, 인터리빙의 대상이 되는 동작에 대응하는 예상 수행 시간을 수신할 수 있다. 예를 들어, 메모리 유닛들은 프로그램 동작, 리드 동작 및 소거 동작 각각에 대응하는 예상 수행 시간을 저장할 수 있으며, 메모리 컨트롤러는 인터리빙의 대상이 되는 동작에 대응하는 예상 수행 시간을 메모리 유닛으로부터 수신할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 메모리 유닛들에 대한 테스트 동작을 수행함으로써 메모리 유닛들 각각에 대한 예상 수행 시간을 계산할 수 있다. 예를 들어, 메모리 컨트롤러는, 메모리 유닛들 각각의 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나에 해당하는 테스트 동작을 수행하도록 제어할 수 있다. 메모리 컨트롤러는, 메모리 유닛들 각각이 테스트 동작을 수행하는 데 소요된 테스트 동작 수행 시간을 계산하고, 계산된 테스트 동작 수행 시간을 해당 메모리 유닛에 대한 예상 수행 시간으로 결정할 수 있다.
단계 '903'에서, 메모리 컨트롤러는, 메모리 유닛들에 대한 액세스 순서를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는, 메모리 유닛들 각각에 대응하는 예상 수행 시간을 기반으로, 메모리 유닛들에 대한 액세스 순서를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는, 긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하고, 짧은 예상 수행 시간을 갖는 메모리 유닛일수록 늦은 액세스 순서를 갖도록 결정할 수 있다.
단계 '905'에서, 메모리 컨트롤러는, 결정된 액세스 순서에 따라 인터리빙을 제어할 수 있다. 즉, 메모리 컨트롤러는, 인터리빙 제어를 위하여, 결정된 액세스 순서에 따라 메모리 유닛들에 액세스할 수 있다.
도 10 및 도 11은 예상 수행 시간을 고려하지 않고 인터리빙을 제어하는 경우를 설명하기 위한 도면들이다.
도 10에는, 복수의 메모리 유닛들에 대응하는 예상 수행 시간과 복수의 메모리 유닛들에 대한 액세스 순서를 도시하였다.
도 10을 참조하여 설명하는 실시 예에서, 예상 수행 시간은, 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나의 동작에 대한 예상 수행 시간인 것으로 가정한다. 또한, 메모리 유닛들은, 다이들 또는 플래인들인 것으로 가정한다.
도 10을 참조하면, 메모리 유닛들 각각에 대응하는 예상 수행 시간이 서로 다름을 알 수 있다. 예를 들어, 메모리 유닛 1이 동작을 수행하는 데 필요한 예상 수행 시간은 13이고, 메모리 유닛 2가 동작을 수행하는 데 필요한 예상 수행 시간은 14이며, 메모리 유닛 3이 동작을 수행하는 데 필요한 예상 수행 시간은 16이고, 메모리 유닛 4가 동작을 수행하는 데 필요한 예상 수행 시간은 12이다. 편의상 시간의 단위는 생략하여 도시였으며, 높은 숫자일수록 예상 수행 시간이 긴 것을 의미한다.
여기서, 도시된 바와 같이, 메모리 유닛들에 대한 액세스 순서가 예상 수행 시간과 무관하게 결정되었다고 가정한다. 즉, 인터리빙 방식으로 메모리 유닛들을 제어할 때, 메모리 유닛 1에 대한 액세스가 가장 먼저 이루어지고, 이후 순차적으로 메모리 유닛 2, 메모리 유닛 3 및 메모리 유닛 4에 대한 액세스가 이루어진다고 가정한다.
도 11에는 도 10에 도시된 액세스 순서에 따라 메모리 유닛들에 액세스하는 경우의 동작 시간을 도시하였다.
도 11을 참조하여 설명하는 실시 예에서, 메모리 유닛들이 실제로 동작을 수행하는 데 소요된 시간은, 메모리 유닛들 각각에 대응하는 예상 수행 시간과 동일한 것으로 가정한다. 또한, 메모리 유닛들 각각에게 동작을 명령하는 데 소요된 시간인 전송 시간(transfer time)은 1인 것으로 가정한다. 전송 시간(transfer time)은, 커맨드 및 어드레스가 전송되는 데 소요된 시간이거나, 커맨드, 어드레스 및 데이터가 전송되는 데 소요된 시간일 수 있다.
도 11을 참조하면, 인터리빙 방식으로 동작을 수행하는 메모리 유닛들 중 메모리 유닛 3의 동작이 가장 마지막에 완료된 것을 알 수 있다. 여기서, 메모리 유닛들의 전체 동작 시간, 즉, 메모리 유닛 1으로 커맨드가 전송되기 시작한 시점부터 메모리 유닛3의 동작이 완료된 시점 사이의 시간은, 19임을 알 수 있다.
도 12 및 도 13은 예상 수행 시간을 고려하여 인터리빙을 제어하는 경우를 설명하기 위한 도면들이다.
도 12에는, 도 10과 마찬가지로, 복수의 메모리 유닛들에 대응하는 예상 수행 시간과 복수의 메모리 유닛들에 대한 액세스 순서를 도시하였다.
다만, 도 12에는, 도 10과 다르게, 복수의 메모리 유닛들에 대응하는 예상 수행 시간을 기반으로 메모리 유닛들에 대한 액세스 순서가 결정된 예를 도시하였다. 즉, 도 12에 도시된 액세스 순서에 따라 인터리빙을 제어하는 경우, 메모리 유닛 3에 대한 액세스가 가장 먼저 이루어지고, 이후 순차적으로 메모리 유닛 2, 메모리 유닛 1 및 메모리 유닛 4에 대한 액세스가 이루어질 것이다.
도 13에는 도 12에 도시된 액세스 순서에 따라 메모리 유닛들에 액세스하는 경우의 동작 시간을 도시하였다.
도 13을 참조하여 설명하는 실시 예에서는, 도 11을 참조하여 설명한 실시 예와 마찬가지로, 메모리 유닛들이 실제로 동작을 수행하는 데 소요된 시간은, 메모리 유닛들 각각에 대응하는 예상 수행 시간과 동일한 것으로 가정한다. 또한, 메모리 유닛들 각각에게 동작을 명령하는 데 소요된 시간인 전송 시간(transfer time)은 1인 것으로 가정한다. 전송 시간(transfer time)은, 커맨드 및 어드레스가 전송되는 데 소요된 시간이거나, 커맨드, 어드레스 및 데이터가 전송되는 데 소요된 시간일 수 있다.
도 13을 참조하면, 인터리빙 방식으로 동작을 수행하는 메모리 유닛들 중 메모리 유닛 4의 동작이 가장 마지막에 완료된 것을 알 수 있다. 여기서, 메모리 유닛들의 전체 동작 시간, 즉, 메모리 유닛 3으로 커맨드가 전송되기 시작한 시점부터 메모리 유닛 4의 동작이 완료된 시점 사이의 시간은, 16임을 알 수 있다.
도 11을 참조하여 설명한 경우와 비교하면, 메모리 유닛들에 대응하는 예상 수행 시간을 기반으로 액세스 순서를 결정하는 경우, 메모리 유닛들의 전체 동작 시간이 단축됨을 알 수 있다.
도 14는 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다. 도 14에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 14에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 15는 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다. 도 15에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 15에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 16은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다. 도 16에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 16에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 17은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 도 17에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 17에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
호스트 : 1000
메모리 시스템 : 2000
메모리 컨트롤러 : 2100
메모리 장치 : 2200
인터리빙부 : 2150
CPU : 2160

Claims (18)

  1. 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로, 상기 메모리 유닛들에 대한 액세스 순서를 결정하는 인터리빙부; 및
    상기 동작이 인터리빙 방식으로 수행될 수 있도록 상기 결정된 액세스 순서에 따라 상기 메모리 유닛들에 액세스하는 중앙 처리 장치
    를 포함하는 메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 인터리빙부는,
    긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하는
    메모리 컨트롤러.
  3. 제 1 항에 있어서,
    상기 중앙 처리 장치는, 상기 메모리 유닛들 각각이 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나에 해당하는 테스트 동작을 수행하도록 제어하고, 상기 메모리 유닛들 각각이 상기 테스트 동작을 수행하는 데 소요된 테스트 동작 수행 시간을 계산하며,
    상기 인터리빙부는, 상기 계산된 테스트 동작 수행 시간을 해당 메모리 유닛에 대한 예상 수행 시간으로 결정하는
    메모리 컨트롤러.
  4. 제 1 항에 있어서, 상기 메모리 유닛들은,
    다이들 또는 상기 다이들에 포함된 플래인들을 포함하는
    메모리 컨트롤러.
  5. 제 4 항에 있어서, 상기 인터리빙부는,
    상기 다이들로부터 상기 예상 수행 시간을 수신하는
    메모리 컨트롤러.
  6. 제 1 항에 있어서, 상기 동작은,
    프로그램 동작, 리드 동작 또는 소거 동작인
    메모리 컨트롤러.
  7. 인터리빙 방식으로 동작을 수행하는 복수의 메모리 유닛들; 및
    상기 메모리 유닛들 각각이 상기 동작을 수행하는 데 필요한 예상 수행 시간을 기반으로 상기 메모리 유닛들에 대한 액세스 순서를 결정하고, 상기 결정된 액세스 순서에 따라 상기 메모리 유닛에 액세스하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  8. 제 7 항에 있어서, 상기 메모리 컨트롤러는,
    긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하는
    메모리 시스템.
  9. 제 7 항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 유닛들 각각이 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나에 해당하는 테스트 동작을 수행하도록 제어하고, 상기 메모리 유닛들 각각이 상기 테스트 동작을 수행하는 데 소요된 테스트 동작 수행 시간을 계산하며, 상기 계산된 테스트 동작 수행 시간을 해당 메모리 유닛에 대한 예상 수행 시간으로 결정하는
    메모리 시스템.
  10. 제 7 항에 있어서, 상기 메모리 유닛들은,
    다이들 또는 상기 다이들에 포함된 플래인들을 포함하는
    메모리 시스템.
  11. 제 10 항에 있어서,
    상기 다이들 각각은 상기 예상 수행 시간을 저장하고,
    상기 메모리 컨트롤러는, 상기 다이들로부터 상기 예상 수행 시간을 수신하는
    메모리 시스템.
  12. 제 7 항에 있어서, 상기 동작은,
    프로그램 동작, 리드 동작 또는 소거 동작인
    메모리 시스템.
  13. 복수의 메모리 유닛들 각각이 동작을 수행하는 데 필요한 예상 수행 시간을 획득하는 단계;
    상기 획득된 예상 수행 시간을 기반으로 상기 메모리 유닛들에 대한 액세스 순서를 결정하는 단계; 및
    상기 동작이 인터리빙 방식으로 수행될 수 있도록 상기 결정된 액세스 순서에 따라 상기 메모리 유닛들에 액세스하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 13 항에 있어서, 상기 액세스 순서를 결정하는 단계는,
    긴 예상 수행 시간을 갖는 메모리 유닛일수록 빠른 액세스 순서를 갖도록 결정하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  15. 제 13 항에 있어서, 상기 예상 수행 시간을 획득하는 단계는,
    상기 메모리 유닛들 각각이 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나에 해당하는 테스트 동작을 수행하도록 제어하는 단계; 및
    상기 메모리 유닛들 각각이 상기 테스트 동작을 수행하는 데 소요된 시간을 해당 메모리 유닛에 대응하는 예상 수행 시간으로 결정하는 단계
    를 포함하는 메모리 컨트롤의 동작 방법.
  16. 제 13 항에 있어서, 상기 메모리 유닛들은,
    다이들 또는 상기 다이들 각각에 포함된 플래인들인
    메모리 컨트롤의 동작 방법.
  17. 제 16 항에 있어서, 상기 예상 수행 시간을 획득하는 단계는,
    상기 다이들로부터 상기 예상 수행 시간을 수신하는 단계
    를 포함하는 메모리 컨트롤의 동작 방법.
  18. 제 13 항에 있어서, 상기 동작은,
    프로그램 동작, 리드 동작 또는 소거 동작인
    메모리 컨트롤의 동작 방법.
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