KR20200022192A - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 발명은, 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여, 메모리 장치에 대한 프로그램 동작을 수행하는 중앙 처리 장치; 및 상기 제 1 프로그램 모드에 따라 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율에 따라, 상기 메모리 장치에 대한 프로그램 모드를 상기 복수의 프로그램 모드들 중 제 2 프로그램 모드로 변경할지 여부를 결정하는 프로그램 모드 제어부를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Memory controller, memory system having the memory controller and operating method thereof}
본 발명은, 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 모드를 변경할 수 있는 메모리 컨트롤러, 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 컨트롤러(memory controller) 및 메모리 장치(memory device)를 포함할 수 있다.
메모리 장치는 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
본 발명의 실시 예들은, 더미 데이터들의 비율에 따라 프로그램 모드를 변경할 수 있는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여, 메모리 장치에 대한 프로그램 동작을 수행하는 중앙 처리 장치; 및 상기 제 1 프로그램 모드에 따라 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율에 따라, 상기 메모리 장치에 대한 프로그램 모드를 상기 복수의 프로그램 모드들 중 제 2 프로그램 모드로 변경할지 여부를 결정하는 프로그램 모드 제어부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 셀 당 n-비트의 데이터를 저장하는 제 1 메모리 블록 및 셀 당 m(m 및 n은 자연수이고, 2≤m<n 임)-비트의 데이터를 저장하는 제 2 메모리 블록을 포함하는 메모리 장치; 및 프로그램 동작 시 프로그램 데이터들을 상기 제 1 메모리 블록에 프로그램하고, 상기 제 1 메모리 블록에 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율을 산출하며, 상기 더미 데이터들의 비율이 임계 값을 초과하는 경우 후속 프로그램 데이터들을 상기 제 2 메모리 블록에 프로그램하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여, 프로그램 데이터들을 메모리 장치에 프로그램하는 단계; 상기 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율을 산출하는 단계; 및 상기 더미 데이터들의 비율이 임계 값을 초과하는 경우, 상기 메모리 장치에 대한 프로그램 모드를 상기 복수의 프로그램 모드들 중 제 2 프로그램 모드로 변경하는 단계를 포함한다.
본 기술에 따르면, 더미 데이터들이 과도하게 프로그램되는 것을 방지할 수 있다.
본 기술에 따르면, 쓰기 증폭(write amplification)을 감소시킬 수 있고, 그에 따라 메모리 장치의 수명이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시 예에 따라 프로그램 데이터를 프로그램하는 과정을 설명하기 위한 흐름도이다.
도 4는 본 발명의 일 실시 예에 따라 프로그램 데이터를 프로그램하는 과정을 설명하기 위한 예시도이다.
도 5는 본 발명의 일 실시 예에 따라 프로그램 모드를 변경하는 과정을 설명하기 위한 흐름도이다.
도 6은 본 발명의 일 실시 예에 따른 프로그램 모드를 변경하는 과정을 설명하기 위한 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 8은 메모리 블록을 설명하기 위한 예시도이다.
도 9는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 10은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 11 내지 도 14는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 메모리 시스템(2000)과 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 프로그램(program) 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다. 리드(read) 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 리드 데이터를 수신할 수 있다. 소거(erase) 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성(volatile) 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성(non-volatile) 메모리 장치로 이루어질 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거(erase) 동작 등을 수행할 수 있다. 메모리 장치(2200)는 데이터를 저장하는 복수의 메모리 블록(memory block)들을 포함할 수 있다. 복수의 메모리 블록들은 메모리 셀에 저장되는 데이터의 비트 수에 따라 SLC(Single Level Cell) 블록 또는 MLC(Multi Level Cell) 블록으로 구분될 수 있다. 여기서 SLC 블록은 하나의 메모리 셀에 1비트의 데이터가 저장되는 방식으로 구동되는 블록일 수 있으며, MLC 블록은 하나의 메모리 셀에 2비트 이상의 데이터가 저장되는 방식으로 구동되는 블록일 수 있다. 즉, 메모리 장치(2200)는, m-비트 MLC 블록 및 SLC 블록 중 적어도 하나를 포함할 수 있다. m-비트 MLC 블록에 포함된 각 메모리 셀들에는 m-비트의 데이터가 프로그램될 수 있고, SLC 블록에 포함된 각 메모리 셀들에는 1비트의 데이터가 프로그램될 수 있다. 여기서 'm'은 2 이상의 자연수일 수 있다. 메모리 장치(2200)는, m-비트 MLC 블록에 프로그램을 수행할 때, 메모리 컨트롤러(2100)로부터 수신받은 m-개의 논리 페이지(logical page)에 대응하는 프로그램 데이터들을 한 개의 선택된 물리 페이지(physical page)에 프로그램할 수 있다. 예를 들어, m-비트 MLC 블록은, 2 개의 논리 페이지에 대응하는 프로그램 데이터가 하나의 물리 페이지에 프로그램되는 2-비트 MLC 블록일 수 있다. 예를 들어, m-비트 MLC 블록은, 3개의 논리 페이지에 대응하는 프로그램 데이터가 하나의 물리 페이지에 프로그램되는 3-비트 MLC 블록, 즉 TLC(Triple Level Cell) 블록일 수 있다. 예를 들어, m-비트 MLC 블록은, 4개의 논리 페이지에 대응하는 프로그램 데이터가 하나의 물리 페이지에 프로그램되는 4-비트 MLC 블록, 즉 QLC(Quad Level Cell) 블록일 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 에러 정정 회로(error correction circuit; 2120), 버퍼 메모리(buffer memory; 2130), 메모리 인터페이스(memory interface; 2140), 중앙 처리 장치(central processing unit; 2150), 프로그램 모드 제어부(program mode control unit; 2160) 및 내부 메모리(internal memory; 2170)를 포함할 수 있다. 호스트 인터페이스(2110), 에러 정정 회로(2120), 버퍼 메모리(2130), 메모리 인터페이스(2140), 프로그램 모드 제어부(2160) 및 내부 메모리(2170)는, 중앙 처리 장치(2150)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 프로그램 요청(program request) 및 프로그램 요청에 대응하는 유저 데이터(user data)를 수신할 수 있다. 호스트 인터페이스(2110)는, 프로그램 요청을 중앙 처리 장치(2150)에게 전달하고, 유저 데이터를 버퍼 메모리(2130)에게 전달할 수 있다.
에러 정정 회로(2120)는, 프로그램 동작 시 에러 정정 인코딩을 수행할 수 있다. 에러 정정 회로(2120)는, 리드 동작 시 에러 정정 디코딩을 수행할 수 있다.
버퍼 메모리(2130)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(2130)는, 호스트(1000)로부터 수신된 유저 데이터를 프로그램 동작이 완료될 때까지 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(2130)는, 호스트(1000)로부터 수신된 유저 데이터에 더미 데이터(dummy data)가 결합된 데이터인 머지 데이터(merge data)를 프로그램 동작이 완료될 때까지 임시로 저장할 수 있다. 또한, 버퍼 메모리(2130)는, 메모리 장치(2200)로부터 리드된 데이터를 임시로 저장할 수 있다.
메모리 인터페이스(2140)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
중앙 처리 장치(2150)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2150)는, 프로그램 동작, 리드 동작 및 소거 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
중앙 처리 장치(2150)는, 메모리 장치(2200)의 동작을 제어하기 위하여 호스트(1000)로부터 입력된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2150)는, 내부 메모리(2170)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2150)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
중앙 처리 장치(2150)는, 프로그램 모드를 전환하면서 메모리 장치(2200)에 대한 프로그램 동작을 수행할 수 있다. 예를 들어, 중앙 처리 장치(2150)는, 프로그램 모드 제어부(2160)로부터 수신되는 신호에 따라 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행하거나 제 2 프로그램 모드를 이용하여 프로그램 동작을 수행할 수 있다.
이하, 중앙 처리 장치(2150)가 이용하는 프로그램 모드들 중 제 1 프로그램 모드는 n-비트 MLC 모드인 것으로 가정하고, 제 2 프로그램 모드는 m-비트 MLC 모드이거나 SLC 모드인 것으로 가정한다. 여기서, m 및 n은 자연수이고, 2≤m<n일 수 있다. 예를 들어, 제 1 프로그램 모드가 2-비트 MLC 모드인 경우, 제 2 프로그램 모드는 SLC 모드일 수 있다. 예를 들어, 제 1 프로그램 모드가 3-비트 MLC 모드인 경우, 제 2 프로그램 모드는 2-비트 MLC 모드이거나 SLC 모드일 수 있다.
중앙 처리 장치(2150)는, 제 1 프로그램 모드를 이용하여 메모리 장치(2200)에 대한 프로그램 동작을 수행할 수 있다. 즉, 중앙 처리 장치(2150)는, 제 1 프로그램 모드를 이용하여 프로그램 데이터들을 메모리 장치(2200)에 프로그램할 수 있다. 다시 말해, 중앙 처리 장치(2150)는, 메모리 장치(2200)에 포함된 복수의 메모리 블록들 중 제 1 프로그램 모드에 대응하는 메모리 블록, 즉 n-비트 MLC 블록에 프로그램 데이터들을 프로그램할 수 있다.
중앙 처리 장치(2150)는, 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행하는 중에 프로그램 모드 제어부(2160)로부터 프로그램 모드를 제 2 프로그램 모드로 변경할 것을 지시하는 신호가 수신되는 경우, 프로그램 모드를 제 2 프로그램 모드로 변경할 수 있다. 즉, 중앙 처리 장치는, 제 2 프로그램 모드를 이용하여 후속 프로그램 데이터들을 메모리 장치(2200)에 프로그램할 수 있다. 다시 말해, 중앙 처리 장치(2150)는, 메모리 장치(2200)에 포함된 복수의 메모리 블록들 중 제 2 프로그램 모드에 대응하는 메모리 블록, 즉 m-비트 MLC 블록 또는 SLC 블록에 프로그램 데이터들을 프로그램할 수 있다.
중앙 처리 장치(2150)는, 제 2 프로그램 모드를 이용하여 프로그램 동작을 수행하는 중에 프로그램 모드 제어부(2160)로부터 프로그램 모드를 제 1 프로그램 모드로 변경할 것을 지시하는 신호가 수신되는 경우, 프로그램 모드를 제 1 프로그램 모드로 변경할 수 있다. 즉, 중앙 처리 장치는, 제 1 프로그램 모드를 이용하여 이후의 프로그램 데이터들을 메모리 장치(2200)에 프로그램할 수 있다.
중앙 처리 장치(2150)는, 버퍼 메모리(2130)에 현재의 프로그램 모드에 대응하는 사이즈의 유저 데이터가 채워지는 경우, 버퍼 메모리(2130)에 저장된 유저 데이터를 메모리 장치(2200)에 프로그램할 수 있다. 여기서, 현재의 프로그램 모드에 대응하는 사이즈의 유저 데이터를, 프로그램 데이터라고 할 수 있다. 예를 들어, 중앙 처리 장치(2150)가 n-비트 MLC 모드를 이용하여 프로그램 동작을 수행하는 경우, 프로그램 데이터는 n개의 논리 페이지(logical page)에 대응하는 사이즈일 수 있다. 예를 들어, 중앙 처리 장치(2150)가 m-비트 MLC 모드를 이용하여 프로그램 동작을 수행하는 경우, 프로그램 데이터는 m개의 논리 페이지(logical page)에 대응하는 사이즈일 수 있다. 예를 들어, 중앙 처리 장치(2150)가 SLC 모드를 이용하여 프로그램 동작을 수행하는 경우, 프로그램 데이터는 한 개의 물리 페이지(physical page)에 대응하는 사이즈일 수 있다.
중앙 처리 장치(2150)는, 버퍼 메모리(2130)에 현재의 프로그램 모드에 대응하는 사이즈만큼의 유저 데이터가 채워지지 않은 경우라 하더라도, 플러쉬(flush) 이벤트가 발생하는 경우 버퍼 메모리(2130)에 저장된 유저 데이터를 메모리 장치(2200)에 프로그램할 수 있다. 예를 들어, 중앙 처리 장치(2150)는, 호스트(1000)로부터 플러쉬 요청이 수신되는 경우 또는 자체적으로 플러쉬가 필요하다고 판단되는 경우, 버퍼 메모리(2130)에 저장된 유저 데이터를 메모리 장치(2200)에 프로그램할 수 있다. 이 때, 중앙 처리 장치(2150)는, 버퍼 메모리(2130)에 저장된 유저 데이터에 더미 데이터가 부가되어 머지 데이터가 생성될 수 있도록 더미 데이터 생성부(2162a)를 제어하고, 생성된 머지 데이터를 메모리 장치(2200)에 프로그램할 수 있다. 여기서, 머지 데이터는 현재의 프로그램 모드에 대응하는 사이즈를 가질 수 있으며, 따라서 머지 데이터를 프로그램 데이터라고 할 수 있다.
한편, 머지 데이터는 유저 데이터 외에 더미 데이터를 포함하고 있기 때문에, 머지 데이터를 프로그램하는 것은 쓰기 증폭(Write Amplification; WA)을 초래한다. 쓰기 증폭은, 호스트(1000)로부터 프로그램 요청된 유저 데이터(user data) 외의 불필요한 데이터 즉, 더미 데이터(dummy data)가 프로그램되는 양에 따라 그 정도가 결정된다. 예를 들어, <수학식 1>은 쓰기 증폭(WA)의 정도를 계산하는 일 예를 나타내며, <수학식 1>에 의할 때 더미 데이터의 양이 많을수록 쓰기 증폭(WA)의 정도가 증가함을 알 수 있다.
Figure pat00001
일반적으로, 쓰기 증폭이 감소할수록 프로그램/소거 사이클(P/E cycle)이 감소하고 그에 따라 메모리 장치(2200)의 수명이 증가하는 것으로 알려져 있다. 이에, 본 발명의 일 실시 예에 따른 프로그램 모드 제어부(2160)는, 쓰기 증폭이 과도하게 발생하는 경우 프로그램 모드를 제어함으로써 쓰기 증폭을 감소시킬 수 있도록 한다. 프로그램 모드 제어부(2160)에 대하여 구체적으로 설명하면, 아래와 같다.
프로그램 모드 제어부(2160)는, 중앙 처리 장치(2150)에서 이용될 프로그램 모드를 결정하고, 결정된 프로그램 모드를 이용하여 프로그램 동작을 수행할 것을 중앙 처리 장치(2150)에게 지시할 수 있다. 예를 들어, 프로그램 모드 제어부(2160)는, 중앙 처리 장치(2150)에게 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행하도록 지시하거나, 제 2 프로그램 모드를 이용하여 프로그램 동작을 수행하도록 지시할 수 있다.
일 실시 예에서, 중앙 처리 장치(2150)가 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행 중인 경우, 프로그램 모드 제어부(2160)는 제 1 프로그램 모드를 이용하여 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율에 따라 프로그램 모드를 제 2 프로그램 모드로 변경할지 여부를 결정할 수 있다. 프로그램 모드 제어부(2160)는, 프로그램 모드를 제 2 프로그램 모드로 변경할 것으로 결정하는 경우, 중앙 처리 장치(2150)에게 제 2 프로그램 모드를 이용하여 후속 프로그램 데이터들을 프로그램하도록 지시할 수 있다.
일 실시 예에서, 중앙 처리 장치(2150)가 제 2 프로그램 모드를 이용하여 프로그램 동작을 수행 중인 경우, 프로그램 모드 제어부(2160)는 설정된 시간이 경과할 때마다 또는 설정된 사이즈의 프로그램 데이터가 프로그램될 때마다 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정할 수 있다. 프로그램 모드 제어부(2160)는, 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정하는 경우, 중앙 처리 장치(2150)에게 제 1 프로그램 모드를 이용하여 이후의 프로그램 데이터들을 프로그램하도록 지시할 수 있다.
프로그램 모드 제어부(2160)는, 더미 데이터 생성부(2162a), 더미 데이터 사이즈 정보 관리부(2162b), 커맨드 모니터(2162c), 카운터(2162d), 프로그램 데이터 사이즈 정보 생성부(2162e), 타이머(2162f) 및 프로그램 모드 결정부(2162g)를 포함할 수 있다.
더미 데이터 생성부(2162a)는, 중앙 처리 장치(2150)로부터 더미 데이터를 생성하여 줄 것을 요청하는 더미 데이터 생성 요청이 수신되는 경우, 더미 데이터를 생성하여 버퍼 메모리(2130)에게 전송할 수 있다. 이에 따라, 버퍼 메모리(2130)는, 유저 데이터에 더미 데이터가 결합된 머지 데이터를 저장할 수 있다. 더미 데이터 생성 요청에는, 생성이 필요한 더미 데이터의 사이즈 정보가 포함될 수 있다. 더미 데이터 생성부(2162a)는, 더미 데이터 생성 요청에 따라 더미 데이터를 생성하고, 생성된 더미 데이터의 사이즈 정보를 더미 데이터 사이즈 정보 관리부(2162b)에게 전송할 수 있다.
더미 데이터 사이즈 정보 관리부(2162b)는, 더미 데이터 생성부(2162a)로부터 수신되는 더미 데이터의 사이즈 정보를 누적하여 관리할 수 있다. 즉, 더미 데이터 사이즈 정보 관리부(2162b)는, 더미 데이터 생성부(2162a)로부터 더미 데이터의 사이즈 정보가 수신될 때마다 이를 누적하여 더미 데이터들의 사이즈 정보를 갱신할 수 있다.
더미 데이터 사이즈 정보 관리부(2162b)는, 프로그램 모드 결정부(2162g)로부터의 요청이 있는 경우 더미 데이터들의 사이즈 정보를 프로그램 모드 결정부(2162g)에게 제공할 수 있다. 더미 데이터들의 사이즈 정보가 프로그램 모드 결정부(2162g)에게 제공되는 경우, 더미 데이터들의 사이즈 정보는 초기화될 수 있다. 더미 데이터들의 사이즈 정보는, 더미 데이터 사이즈 정보 관리부(2162b)가 자체적으로 초기화하거나, 프로그램 모드 결정부(2162g)의 제어 하에 초기화될 수 있다.
커맨드 모니터(2162c)는, 중앙 처리 장치(2150)로부터 출력되는 커맨드들을 모니터링할 수 있다. 커맨드 모니터(2162c)는, 중앙 처리 장치(2150)로부터 프로그램 커맨드가 출력될 때마다 카운터(2162d)의 카운트 값을 1씩 증가시킬 수 있다.
프로그램 데이터 사이즈 정보 생성부(2162e)는, 현재의 프로그램 모드에 대응하는 프로그램 단위와 카운터(2162d)의 카운트 값을 곱하여, 제 1 프로그램 모드를 이용하여 프로그램된 프로그램 데이터들의 사이즈 정보를 생성할 수 있다. 예를 들어, 현재의 프로그램 모드가 n-비트 MLC 모드인 경우, 프로그램 단위는 한 개의 물리 페이지에 저장되는 n개의 논리 페이지들에 해당할 수 있다. 예를 들어, 현재의 프로그램 모드가 m-비트 MLC 모드인 경우, 프로그램 단위는 한 개의 물리 페이지에 저장되는 m개의 논리 페이지들에 해당할 수 있다. 예를 들어, 현재의 프로그램 모드가 SLC 모드인 경우, 프로그램 단위는 한 개의 물리 페이지에 해당할 수 있다.
프로그램 데이터 사이즈 정보 생성부(2162e)는, 프로그램 모드 결정부(2162g)로부터의 요청이 있는 경우에 프로그램 데이터들의 사이즈 정보를 생성하고, 생성된 프로그램 데이터들의 사이즈 정보를 프로그램 모드 결정부(2162g)에게 제공할 수 있다. 프로그램 데이터들의 사이즈 정보가 프로그램 모드 결정부(2162g)에게 제공되는 경우, 카운터(2162d)의 카운트 값은 초기화될 수 있다. 카운터(2162d)의 카운트 값은, 프로그램 데이터 사이즈 정보 생성부(2162e) 또는 프로그램 모드 결정부(2162g)에 의하여 초기화될 수 있다.
프로그램 모드 결정부(2162g)는, 더미 데이터들의 사이즈 정보와 프로그램 데이터들의 사이즈 정보를 기반으로 메모리 장치(2200)에 프로그램된 프로그램 데이터들 중 더미 데이터들을 비율을 산출할 수 있다.
일 실시 예에서, 프로그램 모드 결정부(2162g)는, 중앙 처리 장치(2150)가 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행 중인 경우, 제 1 시간 구간마다 더미 데이터들의 비율을 산출할 수 있다.
일 실시 예에서, 프로그램 모드 결정부(2162g)는, 중앙 처리 장치(2150)가 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행 중인 경우, 제 1 데이터 구간마다 더미 데이터들의 비율을 산출할 수 있다. 여기서, 제 1 데이터 구간이란, 메모리 장치(2200)에 프로그램된 프로그램 데이터들의 사이즈를 의미할 수 있다. 다시 말해, 프로그램 모드 결정부(2162g)는, 설정된 사이즈만큼의 프로그램 데이터들이 메모리 장치(2200)에 프로그램될 때마다 더미 데이터들의 비율을 산출할 수 있다. 예를 들어, 중앙 처리 장치(2150)는, 하나의 프로그램 데이터를 프로그램할 때마다 하나의 프로그램 커맨드를 출력할 수 있다. 따라서, 설정된 사이즈만큼의 프로그램 데이터들이 프로그램되었는지 여부는, 프로그램 커맨드가 출력된 횟수를 카운팅함으로써 확인될 수 있다. 예를 들어, 카운터(2162d)의 카운트 값이 제 1 카운트 값에 도달하는 경우, 설정된 사이즈만큼의 프로그램 데이터들이 프로그램되었다고 할 수 있다.
프로그램 모드 결정부(2162g)는, 타이머(2162f)의 타이머 값이 제 1 타이머 값에 도달하거나 카운터(2162d)의 카운트 값이 제 1 카운트 값에 도달하는 경우, 더미 데이터 사이즈 정보 관리부(2162b)에게 더미 데이터들의 사이즈 정보를 전송하여 줄 것을 요청하고, 프로그램 데이터 사이즈 정보 생성부(2162e)에게 프로그램 데이터들의 사이즈 정보를 전송하여 줄 것을 요청할 수 있다.
프로그램 모드 결정부(2162g)는, 더미 데이터 사이즈 정보 관리부(2162b)로부터 수신된 더미 데이터들의 사이즈 정보 및 프로그램 데이터 사이즈 정보 생성부(2162e)로부터 수신된 프로그램 데이터들의 사이즈 정보를 기반으로, 프로그램 데이터들 중에서 더미 데이터들이 차지하는 비율을 산출할 수 있다.
프로그램 모드 결정부(2162g)는, 더미 데이터들의 비율을 산출하는 경우 더미 데이터 사이즈 정보 관리부(2162b)에서 관리하는 더미 데이터들의 사이즈 정보, 카운터(2162d)의 카운트 값 및 타이머(2162f)의 타이머 값 중 적어도 하나를 초기화할 수 있다.
프로그램 모드 결정부(2162g)는, 산출된 더미 데이터들의 비율이 임계 값을 초과하는 경우 프로그램 모드를 제 2 프로그램 모드로 변경할 것으로 결정할 수 있다. 이에 따라, 프로그램 모드 결정부(2162g)는, 중앙 처리 장치(2150)에게 제 2 프로그램 모드를 이용하여 후속 프로그램 데이터들을 프로그램할 것을 지시할 수 있다.
일 실시 예에서, 프로그램 모드 결정부(2162g)는, 프로그램 모드를 제 2 프로그램 모드로 변경한 이후에, 제 2 시간 구간이 경과하면 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정할 수 있다. 예를 들어, 프로그램 모드 결정부(2162g)는, 프로그램 모드를 제 2 프로그램 모드로 변경한 이후에, 타이머(2162f)의 타이머 값이 제 2 타이머 값에 도달하는 경우, 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정할 수 있다. 여기서, 제 2 타이머 값은, 제 1 타이머 값과 같거나 다를 수 있다.
일 실시 예에서, 프로그램 모드 결정부(2162g)는, 프로그램 모드를 제 2 프로그램 모드로 변경한 이후에, 제 2 데이터 구간이 경과하면 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정할 수 있다. 예를 들어, 프로그램 모드 결정부(2162g)는, 프로그램 모드를 제 2 프로그램 모드로 변경한 이후에, 카운터(2162d)의 카운트 값이 제 2 카운트 값에 도달하는 경우, 프로그램 모드를 제 1 프로그램 모드로 변경할 것으로 결정할 수 있다. 여기서, 제 2 카운트 값은, 제 1 카운트 값과 같거나 다를 수 있다.
프로그램 모드 결정부(2162g)는, 프로그램 모드를 제 1 프로그램 모드로 변경한 이후에, 타이머(2162f)의 타이머 값 및 카운터(2162d)의 카운트 값 중 적어도 하나를 초기화할 수 있다.
내부 메모리(2170)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2170)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2170)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다.
도 3은 본 발명의 일 실시 예에 따라 프로그램 데이터를 프로그램하는 과정을 설명하기 위한 흐름도이다.
실시 예에 따라, 도 3에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(301)에서, 메모리 컨트롤러는, 호스트로부터 유저 데이터를 수신하고, 수신된 유저 데이터를 버퍼 메모리에 저장할 수 있다.
단계(303)에서, 메모리 컨트롤러는, 플러쉬 이벤트가 발생하였는지 여부를 확인할 수 있다. 플러쉬 이벤트는, 버퍼 메모리에 저장된 유저 데이터를 메모리 장치에 프로그램할 필요가 있을 때 발생할 수 있다. 예를 들어, 플러쉬 이벤트는, 호스트의 요청에 따라 발생하거나, 메모리 컨트롤러의 자체적인 판단에 의하여 발생할 수 있다. 플러쉬 이벤트가 발생한 경우(Y) 단계(305)가 진행되고, 그렇지 않은 경우(N) 단계(301)가 진행될 수 있다.
단계(305)에서, 메모리 컨트롤러는, 더미 데이터를 생성할 필요가 있는지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 버퍼 메모리에 저장된 유저 데이터가 현재의 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖지 않는 경우, 더미 데이터를 생성할 필요가 있다고 판단할 수 있다. 예를 들어, 메모리 컨트롤러는, 버퍼 메모리에 저장된 유저 데이터가 현재의 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖는 경우, 데이터를 생성할 필요가 없다고 판단할 수 있다. 더미 데이터의 생성이 필요한 경우 단계(307)가 진행되고, 그렇지 않은 경우 단계(311)가 진행될 수 있다.
단계(307)에서, 메모리 컨트롤러는, 유저 데이터에 더미 데이터를 부가하여 머지 데이터를 생성할 수 있다. 예를 들어, 메모리 컨트롤러는, 머지 데이터가 현재의 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖는 머지 데이터가 생성될 수 있도록, 유저 데이터에 더미 데이터를 부가할 수 있다.
단계(309)에서, 메모리 컨트롤러는, 머지 데이터를 메모리 장치에 프로그램할 수 있다.
한편, 단계(311)에서, 메모리 컨트롤러는, 유저 데이터를 메모리 장치에 프로그램할 수 있다.
도 4는 본 발명의 일 실시 예에 따라 프로그램 데이터를 프로그램하는 과정을 설명하기 위한 예시도이다.
도 4를 참조하여 설명하는 실시 예에서, 현재의 프로그램 모드는 3-비트 MLC 모드이고, 버퍼 메모리에 유저 데이터(USER DATA)가 저장되어 있는 상황을 가정한다. 여기서, 유저 데이터(USER DATA)는, 하나의 논리 페이지(logical page)에 대응하는 길이를 갖는다고 가정한다.
메모리 컨트롤러는, 플러쉬 이벤트가 발생하는 경우, 현재의 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖는 머지 데이터(MURGE DATA)를 생성할 수 있다. 도 4에 도시된 예에서, 현재의 프로그램 모드가 3-비트 MLC 모드인 것으로 가정하였으므로, 메모리 컨트롤러는 2 개의 논리 페이지들(logical pages)에 해당하는 더미 데이터(DUMMY DATA)들을 유저 데이터(USER DATA)에 부가함으로써 머지 데이터(MURGE DATA)를 생성할 수 있다. 그리고, 메모리 컨트롤러는, 생성된 머지 데이터(MURGE DATA)를 3-비트 MLC 블록에 프로그램할 수 있다.
도 4를 참조하면, 3-비트 MLC 블록의 하나의 물리 페이지(physical page)에 머지 데이터(MURGE DATA)가 프로그램되었음을 알 수 있다.
도 5는 본 발명의 일 실시 예에 따라 프로그램 모드를 변경하는 과정을 설명하기 위한 흐름도이다.
도 5에 도시된 단계들 중 적어도 하나는, 도 3에 도시된 단계들이 수행되는 중에 함께 수행될 수 있다. 실시 예에 따라, 도 5에 도시된 단계들 중 적어도 하나는 생략될 수 있으며, 각 단계들의 순서는 바뀔 수 있다.
단계(501)에서, 메모리 컨트롤러는, 제 1 프로그램 모드를 이용하여 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는, 버퍼 메모리에 저장된 유저 데이터를 메모리 장치에 프로그램할 수 있다. 일 실시 예에서, 메모리 컨트롤러는, 버퍼 메모리에 저장된 유저 데이터가 제 1 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖지 않는 경우, 유저 데이터에 더미 데이터를 부가함으로써 제 1 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖는 머지 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러는, 생성된 머지 데이터를 메모리 장치에 프로그램할 수 있다. 이 때, 프로그램되는 머지 데이터를 프로그램 데이터라 할 수 있다. 일 실시 예에서, 메모리 컨트롤러는, 버퍼 메모리에 저장된 유저 데이터가 제 1 프로그램 모드에 대응하는 프로그램 단위만큼의 사이즈를 갖는 경우, 유저 데이터를 메모리 장치에 프로그램할 수 있다. 이 때, 프로그램 되는 유저 데이터를 프로그램 데이터라 할 수 있다.
단계(503)에서, 메모리 컨트롤러는, 더미 데이터들의 사이즈 정보를 갱신할 수 있다. 예를 들어, 메모리 컨트롤러는, 단계(501)에서 더미 데이터가 생성되는 경우, 생성된 더미 데이터의 사이즈 정보를 누적함으로써 더미 데이터들의 사이즈 정보를 갱신할 수 있다.
단계(505)에서, 메모리 컨트롤러는, 제 1 프로그램 모드를 이용하여 프로그램 동작을 시작한 때로부터 설정된 시간이 경과하였는지 또는 설정된 사이즈만큼의 프로그램 데이터들이 프로그램되었는지 여부를 확인할 수 있다. 예를 들어, 메모리 컨트롤러는, 타이머의 타이머 값이 제 1 타이머 값에 도달하였는지 여부를 확인하거나, 카운터의 카운트 값이 제 1 카운트 값에 도달하였는지 여부를 확인할 수 있다. 설정된 시간이 경과하였거나 설정된 사이즈만큼의 프로그램 데이터들이 프로그램된 경우(Y) 단계(507)가 진행되고, 그렇지 않은 경우 단계(501)가 진행될 수 있다.
단계(507)에서, 메모리 컨트롤러는, 메모리 장치에 프로그램된 프로그램 데이터들의 사이즈 정보를 생성할 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 프로그램 모드에 대응하는 프로그램 단위와 제 1 카운트 값을 곱함으로써, 메모리 장치에 프로그램된 프로그램 데이터들의 사이즈 정보를 생성할 수 있다.
단계(509)에서, 메모리 컨트롤러는, 메모리 장치에 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율을 산출할 수 있다. 즉, 메모리 컨트롤러는, 프로그램 데이터들의 사이즈 정보와 더미 데이터들의 사이즈 정보를 기반으로 더미 데이터들의 비율을 산출할 수 있다. 그리고, 메모리 컨트롤러는, 더미 데이터들의 사이즈 정보, 타이머 값 및 카운트 값 중 적어도 하나를 초기화할 수 있다.
단계(511)에서, 메모리 컨트롤러는, 산출된 더미 데이터들의 비율이 설정된 임계 값을 초과하는지 여부를 판단할 수 있다. 더미 데이터들의 비율이 임계 값을 초과하는 경우(Y) 단계(513)가 진행되고, 그렇지 않은 경우(N) 단계(521)가 진행될 수 있다.
단계(513)에서, 메모리 컨트롤러는, 프로그램 모드를 제 2 프로그램 모드로 변경할 수 있다.
단계(515)에서, 메모리 컨트롤러는, 제 2 프로그램 모드를 이용하여 프로그램 동작을 수행할 수 있다.
단계(517)에서, 메모리 컨트롤러는, 제 2 프로그램 모드를 이용하여 프로그램 동작을 시작한 때로부터 설정된 시간이 경과하였는지 설정된 사이즈만큼의 프로그램 데이터들이 프로그램되었는지 여부를 확인할 수 있다. 예를 들어, 메모리 컨트롤러는, 타이머의 타이머 값이 제 2 타이머 값에 도달하였는지 여부를 확인하거나, 카운터의 카운트 값이 제 2 카운트 값에 도달하였는지 여부를 확인할 수 있다. 설정된 시간이 경과하였거나 설정된 사이즈만큼의 프로그램 데이터들이 프로그램된 경우(Y) 단계(519)가 진행되고, 그렇지 않은 경우 단계(515)가 진행될 수 있다.
단계(519)에서, 메모리 컨트롤러는, 프로그램 모드를 제 1 프로그램 모드로 변경할 수 있다. 이 때, 메모리 컨트롤러는, 타이머 값 및 카운트 값 중 적어도 하나를 초기화할 수 있다. 이후, 단계(501)가 진행될 수 있다.
한편, 단계(521)에서, 메모리 컨트롤러는, 프로그램 모드를 제 1 프로그램 모드로 유지할 수 있다. 이 때, 메모리 컨트롤러는, 타이머 값 및 카운트 값 중 적어도 하나를 초기화할 수 있다. 이후, 단계(501)가 진행될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 프로그램 모드를 변경하는 과정을 설명하기 위한 예시도이다.
도 6을 참조하여 설명하는 실시 예에서, 현재의 프로그램 모드는 3-비트 MLC 모드인 경우를 가정한다. 3-비트 MLC 모드에서는 3-비트 MLC 블록에 프로그램 데이터들이 프로그램될 수 있다. 도 6에는, 일 예로서, 3-비트 MLC 블록에 N개의 프로그램 데이터들(PROGRAM DATA 1, PROGRAM DATA 2, ..., PROGRAM DATA N)이 프로그램된 예를 도시하였다. 또한, 도 6에는, 프로그램 데이터들(PROGRAM DATA 1, PROGRAM DATA 2, ..., PROGRAM DATA N) 각각이 하나의 논리 페이지(logical page)에 해당하는 유저 데이터(USER DATA)와 두 개의 논리 페이지(logical page)에 해당하는 더미 데이터(DUMMY DATA)들을 포함하는 경우를 도시하였다.
프로그램 데이터들(PROGRAM DATA 1, PROGRAM DATA 2, ..., PROGRAM DATA N)이 설정된 시간 구간 동안 프로그램 되었거나 설정된 데이터 구간에 해당한다고 가정할 때, 메모리 컨트롤러는, 프로그램 데이터들(PROGRAM DATA 1, PROGRAM DATA 2, ..., PROGRAM DATA N) 중에서 더미 데이터(DUMMY DATA)들이 차지하는 비율을 산출할 수 있다. 도 6에 도시된 예에서, 더미 데이터들의 비율은 2/3임을 알 수 있다. 설정된 임계 값이 1/2라고 가정할 때, 메모리 컨트롤러는, 프로그램 모드를 2-비트 MLC 모드 또는 SLC 모드로 변경하고, 변경된 모드를 이용하여 프로그램 동작을 수행할 수 있다. 도 6에는, 일 예로서, SLC 블록에 후속 프로그램 데이터들(PROGRAM DATA N+1, PROGRAM DATA N+2, ..., PROGRAM DATA N+M)이 프로그램된 예를 도시하였다. 이후, 다시 설정된 시간 구간이 경과하거나 설정된 데이터 구간이 경과하는 경우, 메모리 컨트롤러는, 프로그램 모드를 3-비트 MLC 모드로 변경할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 7에 도시된 메모리 장치는 도 1 및 도 2에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 유저 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 8은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 8에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
도 9는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 9에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 9에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 9에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 10은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 10에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 10의 제 1 메모리 블록(BLK1)은 도 9의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 11은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 12는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 13은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2100)와 상기 메모리 장치(2100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2200)를 통하여 메모리 장치(2100)에 저장될 수 있다. 또한, 메모리 장치(2100)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2100)의 동작을 제어할 수 있는 메모리 컨트롤러(2200)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 14는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
2162a: 더미 데이터 생성부
2162b: 더미 데이터 사이즈 정보 관리부
2162c: 커맨드 모니터
2162d: 카운터
2162e: 프로그램 데이터 사이즈 정보 생성부
2162f: 타이머
2162g: 프로그램 모드 결정부

Claims (20)

  1. 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여, 메모리 장치에 대한 프로그램 동작을 수행하는 중앙 처리 장치; 및
    상기 제 1 프로그램 모드에 따라 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율에 따라, 상기 메모리 장치에 대한 프로그램 모드를 상기 복수의 프로그램 모드들 중 제 2 프로그램 모드로 변경할지 여부를 결정하는 프로그램 모드 제어부
    를 포함하는 메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 프로그램 모드 제어부는,
    상기 더미 데이터들의 사이즈 정보와 상기 프로그램 데이터들의 사이즈 정보를 기반으로 상기 프로그램 데이터들 중 상기 더미 데이터들의 비율을 산출하고, 상기 산출된 더미 데이터들의 비율이 임계 값을 초과하는 경우 상기 프로그램 모드를 상기 제 2 프로그램 모드로 변경하는 프로그램 모드 결정부
    를 포함하는 메모리 컨트롤러.
  3. 제 2 항에 있어서, 상기 프로그램 모드 제어부는,
    상기 중앙 처리 장치의 요청에 따라 상기 더미 데이터를 생성하고, 생성된 상기 더미 데이터의 사이즈 정보를 출력하는 더미 데이터 생성부; 및
    상기 더미 데이터 생성부로부터 수신되는 더미 데이터의 사이즈 정보를 누적하여 상기 더미 데이터들의 사이즈 정보를 갱신하는 더미 데이터 사이즈 정보 관리부
    를 더 포함하는 메모리 컨트롤러.
  4. 제 3 항에 있어서, 상기 프로그램 모드 결정부는,
    타이머의 타이머 값이 상기 프로그램 동작의 시작 시점부터 제 1 타이머 값에 도달하는 경우, 상기 더미 데이터들의 비율을 산출하는
    메모리 컨트롤러.
  5. 제 4 항에 있어서, 상기 프로그램 모드 결정부는,
    상기 더미 데이터들의 비율을 산출할 때마다, 상기 더미 데이터들의 사이즈 정보와 상기 타이머를 초기화하는
    메모리 컨트롤러.
  6. 제 3 항에 있어서, 상기 프로그램 모드 결정부는,
    상기 프로그램 모드를 상기 제 2 프로그램 모드로 변경한 후 타이머의 타이머 값이 제 2 타이머 값에 도달하는 경우, 상기 프로그램 모드를 상기 제 1 프로그램 모드로 변경하는
    메모리 컨트롤러.
  7. 제 2 항에 있어서, 상기 프로그램 모드 제어부는,
    상기 중앙 처리 장치로부터 출력되는 커맨드를 모니터링하고, 상기 중앙 처리 장치로부터 프로그램 커맨드가 출력되면 카운트 값을 증가시키는 커맨드 모니터; 및
    상기 카운트 값과 상기 제 1 프로그램 모드의 프로그램 단위를 곱하여 상기 프로그램 데이터들의 사이즈 정보를 생성하는 프로그램 데이터 사이즈 정보 생성부
    를 더 포함하는 메모리 컨트롤러.
  8. 제 7 항에 있어서, 상기 프로그램 모드 결정부는,
    상기 카운트 값이 제 1 카운트 값에 도달하는 경우, 상기 더미 데이터들의 비율을 산출하는
    메모리 컨트롤러.
  9. 제 7 항에 있어서, 프로그램 모드 결정부는,
    상기 더미 데이터들의 비율을 산출할 때마다 상기 카운트 값을 초기화하는
    메모리 컨트롤러.
  10. 제 7 항에 있어서, 상기 프로그램 모드 결정부는,
    상기 프로그램 모드를 상기 제 2 프로그램 모드로 변경한 후 상기 카운트 값이 제 2 카운트 값에 도달하는 경우, 상기 프로그램 모드를 상기 제 1 프로그램 모드로 변경하는
    메모리 컨트롤러.
  11. 제 1 항에 있어서,
    상기 제 1 프로그램 모드는, n-비트 MLC(Multi Level Cell) 모드이고,
    상기 제 2 프로그램 모드는, m(m 및 n은 자연수이고, 2≤m<n 임)-비트 MLC 모드 또는 SLC(Single Level Cell) 모드인
    메모리 컨트롤러.
  12. 셀 당 n-비트의 데이터를 저장하는 제 1 메모리 블록 및 셀 당 m(m 및 n은 자연수이고, 2≤m<n 임)-비트의 데이터를 저장하는 제 2 메모리 블록을 포함하는 메모리 장치; 및
    프로그램 동작 시 프로그램 데이터들을 상기 제 1 메모리 블록에 프로그램하고, 상기 제 1 메모리 블록에 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율을 산출하며, 상기 더미 데이터들의 비율이 임계 값을 초과하는 경우 후속 프로그램 데이터들을 상기 제 2 메모리 블록에 프로그램하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서, 상기 메모리 컨트롤러는,
    상기 프로그램 동작의 시작 시점부터 설정된 시간이 경과할 때마다, 상기 설정된 시간 구간 동안 프로그램된 프로그램 데이터들 중 상기 더미 데이터들의 비율을 산출하는
    메모리 시스템.
  14. 제 12 항에 있어서, 상기 메모리 컨트롤러는,
    상기 프로그램 동작 수행 시, 상기 프로그램 데이터가 설정된 사이즈만큼 상기 제 1 메모리 블록에 프로그램될 때마다, 상기 설정된 사이즈만큼의 프로그램 데이터들 중 상기 더미 데이터들의 비율을 산출하는
    메모리 시스템.
  15. 제 12 항에 있어서, 상기 메모리 컨트롤러는,
    상기 후속 프로그램 데이터들을 상기 제 2 메모리 블록에 프로그램하는 중에, 설정된 시간이 경과하거나 상기 후속 프로그램 데이터들이 설정된 사이즈만큼 프로그램된 경우, 이후의 프로그램 데이터들을 상기 제 1 메모리 블록에 프로그램하는
    메모리 시스템.
  16. 복수의 프로그램 모드들 중 제 1 프로그램 모드를 이용하여, 프로그램 데이터들을 메모리 장치에 프로그램하는 단계;
    상기 프로그램된 프로그램 데이터들 중 더미 데이터들의 비율을 산출하는 단계; 및
    상기 더미 데이터들의 비율이 임계 값을 초과하는 경우, 상기 메모리 장치에 대한 프로그램 모드를 상기 복수의 프로그램 모드들 중 제 2 프로그램 모드로 변경하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제 16 항에 있어서, 상기 더미 데이터들의 비율을 산출하는 단계는,
    상기 제 1 프로그램 모드가 수행되는 시간이 설정된 시간을 경과할 때마다, 상기 설정된 시간 동안 프로그램된 프로그램 데이터들 중 상기 더미 데이터의 비율을 산출하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  18. 제 16 항에 있어서, 상기 더미 데이터들의 비율을 산출하는 단계는,
    상기 프로그램 데이터가 설정된 사이즈만큼 프로그램될 때마다, 상기 설정된 사이즈만큼의 프로그램 데이터들 중 상기 더미 데이터들의 비율을 산출하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제 16 항에 있어서,
    상기 제 2 프로그램 모드를 이용하여, 후속 프로그램 데이터들을 상기 메모리 장치에 프로그램하는 단계;
    설정된 시간이 경과하거나 상기 후속 프로그램 데이터들이 설정된 사이즈만큼 프로그램된 경우, 상기 메모리 장치에 대한 프로그램 모드를 상기 제 1 프로그램 모드로 변경하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. 제 16 항에 있어서,
    상기 제 1 프로그램 모드는, n-비트 MLC(Multi Level Cell) 모드이고,
    상기 제 2 프로그램 모드는, m(m 및 n은 자연수이고, 2≤m<n 임)-비트 MLC 모드 또는 SLC(Single Level Cell) 모드인
    메모리 컨트롤러의 동작 방법.
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