KR20210087247A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20210087247A
KR20210087247A KR1020200000274A KR20200000274A KR20210087247A KR 20210087247 A KR20210087247 A KR 20210087247A KR 1020200000274 A KR1020200000274 A KR 1020200000274A KR 20200000274 A KR20200000274 A KR 20200000274A KR 20210087247 A KR20210087247 A KR 20210087247A
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memory
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김대성
김경범
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에스케이하이닉스 주식회사
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Abstract

본 기술은, 데이터의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다. 본 기술에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 셀들에 대응하는 복수의 문턱 전압 분포들 중 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들과 상기 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 상기 제 1 및 제 2 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 상기 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 상기 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출할 수 있다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은, 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 데이터의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 컨트롤러(memory controller) 및 메모리 장치(memory device)를 포함할 수 있다.
메모리 컨트롤러는, 호스트(host)의 요청에 따라 메모리 시스템의 동작을 제어할 수 있다. 메모리 장치는, 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
본 발명의 실시 예들은, 향상된 신뢰성을 갖는 데이터가 획득될 수 있도록 최적 리드 전압을 추정할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 셀들에 대응하는 복수의 문턱 전압 분포들 중 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들과 상기 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 상기 제 1 및 제 2 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 상기 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 상기 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은, 복수의 메모리 셀들에 대응하는 복수의 문턱 전압 분포들 중 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들을 산출하는 단계; 및 상기 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 상기 제 1 및 제 2 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 단계를 포함하되, 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계는, 상기 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 상기 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계를 포함할 수 있다.
본 기술에 따르면, 향상된 신뢰성을 갖는 데이터가 획득될 수 있다.
본 기술에 따르면, 프로그램 상태들 간의 정확한 최적 리드 전압이 획득될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 3은 채널 특성이 변경된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 최적 리드 전압 추정 방법을 설명하기 위한 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 최적 리드 전압 추정 방법을 설명하기 위한 예시도이다.
도 9 내지 도 11은 본 발명의 일 실시 예에 따른 타겟 리드 전압 결정 방법을 설명하기 위한 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 제 1 테이블을 설명하기 위한 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 제 2 테이블을 설명하기 위한 예시도이다.
도 14는 본 발명의 일 실시 예에 따른 제 3 테이블을 설명하기 위한 예시도이다.
도 15는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 18은 메모리 블록을 설명하기 위한 예시도이다.
도 19는 도 1 및 도 15에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 20은 도 1 및 도 15에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청(request)에 따라 다양한 동작(operation)을 수행할 수 있다. 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 데이터를 저장하는 프로그램(program) 동작, 메모리 장치(2200)에 저장된 데이터를 리드(read)하는 리드 동작 또는 메모리 장치(2200)에 저장된 데이터를 소거(erase)하는 소거 동작 중 적어도 하나의 동작을 수행할 수 있다.
메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성(volatile) 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성(non-volatile) 메모리 장치로 이루어질 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다.
메모리 장치(2200)는, 데이터를 저장하는 적어도 하나의 저장 영역(storage area)을 포함할 수 있다. 저장 영역은, 복수의 메모리 셀들을 포함하는 하나의 페이지(page), 복수의 페이지들을 포함하는 하나의 메모리 블록(memory block), 복수의 메모리 블록들을 포함하는 하나의 플래인(plane) 또는 복수의 플래인들을 포함하는 하나의 다이(die)에 대응할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
저장 영역은, 저장 영역에 포함된 메모리 셀들 각각이 저장하는 비트 수에 따라 SLC(single-level cell) 영역 또는 m-비트 MLC(multi-level cell) 영역으로 구분될 수 있다. 예를 들어, SLC 영역에 포함된 SLC들 각각에는 1 비트의 데이터가 저장될 수 있고, m-비트 MLC 영역에 포함된 m-비트 MLC들 각각에는 m 비트의 데이터가 저장될 수 있다. m은, 2 이상의 자연수일 수 있다.
도 2는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 2에는, 일 예로서, 2-비트 MLC 영역에 포함된 메모리 셀들의 문턱 전압 분포들이 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 도 2에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로 축은 문턱 전압(Vth)에 대응하는 메모리 셀들의 개수(#cells)를 나타낸다.
2-비트 MLC 영역에 포함된 메모리 셀들 각각은, 소거 상태(E0), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3) 중 어느 하나에 대응하는 문턱 전압을 가질 수 있다.
상태들(E0, P1, P2, P3)에 대응하는 이상적인 문턱 전압 분포들은 서로 중첩되지 않을 수 있다. 예를 들어, 메모리 셀들에 대한 프로그램 동작 시, 상태들(E0, P1, P2, P3)에 대응하는 문턱 전압 분포들이 서로 소정의 간격을 유지하도록 프로그램 동작이 이루어질 수 있다.
리드 동작 시, 상태들(E0, P1, P2, P3)은, 기준 리드 전압 세트에 포함된 기준 리드 전압들(R1, R2, R3)에 의하여 구분될 수 있다. 예를 들어, 기준 리드 전압(R1)은 소거 상태(E0)에 대응하는 메모리 셀들과 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들을 구분하는 데 이용될 수 있고, 기준 리드 전압(R2)은 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들과 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들을 구분하는 데 이용될 수 있으며, 기준 리드 전압(R3)은 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들과 제 3 프로그램 상태(P3)에 대응하는 메모리 셀들을 구분하는 데 이용될 수 있다.
도 3은 채널 특성이 변경된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
메모리 셀들의 채널 특성이 변경된 경우, 상태들(E0, P1, P2, P3)에 대응하는 문턱 전압 분포들이 달라질 수 있다. 예를 들어, 채널 특성은, 프로그램/소거 사이클(program/erase cycle) 또는 리텐션 타임(retention time) 중 적어도 하나와 관련될 수 있다. 프로그램/소거 사이클은, 메모리 셀들에 대하여 수행된 프로그램 동작 및 소거 동작의 횟수를 의미할 수 있다. 리텐션 타임은, 메모리 셀들에 대한 프로그램 동작이 수행된 후부터 경과된 시간을 의미할 수 있다.
메모리 셀들의 채널 특성이 변경된 경우, 상태들(E0, P1, P2, P3)에 대응하는 문턱 전압 분포들 중 적어도 하나가 좌측(문턱 전압이 낮아지는 방향) 또는 우측(문턱 전압이 높아지는 방향)으로 이동하거나, 상태들(E0, P1, P2, P3)에 대응하는 문턱 전압 분포들 중 적어도 하나의 폭이 나머지 문턱 전압 분포들의 폭과 달라질 수 있다.
이는, 문턱 전압 분포들 중 적어도 하나의 평균 문턱 전압이 변경되거나, 문턱 전압 분포들 중 적어도 하나의 표준 편차(standard deviation)가 나머지 문턱 전압 분포들에 대응하는 표준 편차와 달라진다는 것을 의미할 수 있다. 이하, 본 발명의 실시 예들을 설명함에 있어, 표준 편차가 이용되는 예가 설명될 것이나, 본 발명의 실시 예들에서 표준 편차 대신 분산(variance)이 이용될 수도 있다.
메모리 셀들의 채널 특성이 변경된 경우, 상태들(E0, P1, P2, P3)에 대응하는 문턱 전압 분포들 중 적어도 일부가 서로 중첩되거나 기준 리드 전압들 중 적어도 하나를 넘어서게 될 수 있다. 도 3에는, 일 예로서, 변경된 채널 특성에 따라, 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포와 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포가 서로 중첩되고, 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포와 프로그램 상태(P3)에 대응하는 문턱 전압 분포가 서로 중첩된 경우가 도시되었다.
메모리 셀들의 채널 특성이 변경된 상태에서 기준 리드 전압들(R1, R2, R3)을 이용하여 리드 동작이 수행되는 경우, 리드 데이터에 많은 오류 비트가 존재할 수 있다. 만약, 리드 데이터에 포함된 오류 비트의 수가, 정정할 수 있는 최대 허용 오류 비트의 수를 초과하는 경우, 오류 정정 디코딩은 페일될 수 있다.
따라서, 메모리 셀들의 채널 특성이 변경된 경우, 리드 동작에 이용될 최적 리드 전압을 추정하는 방안이 요구된다.
도 4는 본 발명의 일 실시 예에 따른 최적 리드 전압 추정 방법을 설명하기 위한 예시도이다.
도 4를 참조하여 설명하는 실시 예에서, 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포와 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포 간의 최적 리드 전압(
Figure pat00001
)이 추정되는 예가 설명된다.
제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ1)과 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ2)이 추정된 경우, 추정된 평균 문턱 전압들(μ1, μ2)을 기반으로 최적 리드 전압(
Figure pat00002
)이 추정될 수 있다. 예를 들어, 최적 리드 전압(
Figure pat00003
)은 <수학식 1>에 의하여 추정될 수 있다.
Figure pat00004
<수학식 1>은, 최적 리드 전압(
Figure pat00005
)이 평균 문턱 전압들(μ1, μ2)의 중간 값으로 결정되는 것을 나타낸다.
프로그램 상태들(P1, P2)에 대응하는 문턱 전압 분포들의 표준 편차들이 서로 동일하다면, <수학식 1>에 의하여 계산된 최적 리드 전압(
Figure pat00006
)은 프로그램 상태들(P1, P2)을 구분하는 데 유용하게 이용될 수 있을 것이다.
그러나, 전술한 바와 같이, 메모리 셀들의 채널 특성이 달라지는 경우 문턱 전압 분포들의 표준 편차는 서로 상이해질 수 있고, 이러한 경우 <수학식 1>에 의하여 계산된 최적 리드 전압(
Figure pat00007
)은 이상적인 최적 리드 전압(
Figure pat00008
)과 상이할 수 있다. 이는, 최적 리드 전압(
Figure pat00009
)에 의하여 획득되는 리드 데이터에 최대 허용 오류 비트의 수를 초과하는 오류 비트가 존재할 가능성이 있음을 의미한다.
따라서, 문턱 전압 분포의 표준 편차를 정확하게 추정할 수 있다면 이상적인 최적 리드 전압(
Figure pat00010
) 또는 이상적인 최적 리드 전압(
Figure pat00011
)에 근접하는 최적 리드 전압이 추정될 수 있을 것이다.
도 5는 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
제 1 리드 전압(Ra)이 메모리 셀들에 인가되고 그에 따라 제 1 리드 전압(Ra)에 대응하는 리드 데이터가 획득될 수 있다. 리드 데이터에는, 메모리 셀들 각각에 대응하는 비트 값이 포함될 수 있다. 예를 들어, 제 1 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들에 대응하는 비트 값은 '1'이고, 제 1 리드 전압(Ra)보다 높은 문턱 전압을 갖는 메모리 셀들에 대응하는 비트 값은 '0'일 수 있다. 따라서, 리드 데이터에 포함된 비트 값들 중 '1'의 개수가 산출되면, 제 1 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 산출될 수 있다.
일 실시 예에서, 상태들(E0, P1, P2, P3) 각각에 대응하는 메모리 셀들의 개수가 서로 동일하다고 알고 있거나 또는 서로 동일하다는 가정 하에, 제 1 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수에 대한 정보를 기반으로, 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들 중 제 1 리드 전압(Ra) 이상의 문턱 전압을 갖는 메모리 셀들의 비율, 즉 제 1 확률 면적(Pa)이 산출될 수 있다. 예를 들어, 상태들(E0, P1, P2, P3) 각각에 대응하는 메모리 셀들의 개수가 100 개씩이고, 제 1 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 180개인 경우, 제 1 확률 면적(Pa)은 <수학식 2>와 같이 계산될 수 있다.
Figure pat00012
예를 들어, 프로그램 동작 시 데이터에 대한 랜덤화(randomization)가 이루어지는 경우, 상태들(E0, P1, P2, P3) 각각에 대응하는 메모리 셀들의 개수는 서로 동일하다고 할 수 있다.
일 실시 예에서, 상태들(E0, P1, P2, P3) 각각에 대응하는 메모리 셀들의 개수가 서로 동일하지 않더라도, 상태들(E0, P1, P2, P3) 각각에 대응하는 메모리 셀들의 개수를 알고 있는 경우, 제 1 리드 전압(Ra)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수에 대한 정보를 기반으로 제 1 확률 면적(Pa)이 산출될 수 있다.
제 2 리드 전압(Rb)이 메모리 셀들에 인가되고 그에 따라 제 2 리드 전압(Rb)에 대응하는 리드 데이터가 획득될 수 있다. 제 1 리드 전압(Ra)이 인가된 경우와 마찬가지로, 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들 중 제 2 리드 전압(Rb) 이상의 문턱 전압을 갖는 메모리 셀들의 비율, 즉 제 2 확률 면적(Pb)이 산출될 수 있다.
한편, 제 1 확률 면적(Pa) 및 제 2 확률 면적(Pb)은, <수학식 3> 및 <수학식 4>와 같이 Q-함수(Q-function)로 나타낼 수 있다.
Figure pat00013
Figure pat00014
<수학식 3> 및 <수학식 4>가 평균 문턱 전압(μ1)에 대해서 정리되면 <수학식 5> 및 <수학식 6>로 표현될 수 있다.
Figure pat00015
Figure pat00016
<수학식 5> 및 <수학식 6>이 표준 편차(σ1)에 대해서 정리되면 <수학식 7>로 표현될 수 있다.
Figure pat00017
역 Q-함수(inverse Q-function; Q-1) 값은 미리 알려진 값이므로, 제 1 확률 면적(Pa)에 대응하는 역 Q-함수 값, 제 2 확률 면적(Pb)에 대응하는 역 Q-함수 값, 제 1 리드 전압(Ra) 및 제 2 리드 전압(Rb)을 <수학식 7>에 대입하면 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 표준 편차(σ1)가 산출될 수 있다.
산출된 표준 편차(σ1)를 <수학식 5> 또는 <수학식 6>에 대입하면 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ1)이 산출될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
도 6을 참조하여 설명하는 실시 예에서, 도 5를 참조하여 설명한 바에 따라 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 표준 편차(σ1) 및 평균 문턱 전압(μ1)이 추정되어 있는 경우를 가정한다.
도 6을 참조하면, 제 3 리드 전압(Rc)이 메모리 셀들에 인가되고 그에 따라 제 3 리드 전압(Rc)에 대응하는 리드 데이터가 획득될 수 있고, 제 4 리드 전압(Rd)이 메모리 셀들에 인가되고 그에 따라 제 4 리드 전압(Rd)에 대응하는 리드 데이터가 획득될 수 있다. 전술한 예와 마찬가지로, 리드 데이터들을 기반으로 제 3 리드 전압(Rc)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수 및 제 4 리드 전압(Rd)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 산출될 수 있다. 그리고, 산출된 메모리 셀들의 개수를 기반으로, 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들 중 제 3 리드 전압(Rc) 이상의 문턱 전압을 갖는 메모리 셀들의 비율 즉 제 3 확률 면적(Pc)과, 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들 중 제 4 리드 전압(Rd) 이상의 문턱 전압을 갖는 메모리 셀들의 비율 즉 제 4 확률 면적(Pd)이 산출될 수 있다.
제 3 확률 면적(Pc) 및 제 4 확률 면적(Pd)은, <수학식 8> 및 <수학식 9>와 같이 Q-함수(Q-function)로 나타낼 수 있다.
Figure pat00018
Figure pat00019
<수학식 8> 및 <수학식 9>가 평균 문턱 전압(μ2)에 대해서 정리되면 <수학식 10> 및 <수학식 11>로 표현될 수 있다.
Figure pat00020
Figure pat00021
<수학식 10> 및 <수학식 11>이 표준 편차(σ2)에 대해 정리되면 <수학식 12>로 표현될 수 있다.
Figure pat00022
역 Q-함수(inverse Q-function; Q-1) 값은 미리 알려진 값이므로, 제 3 확률 면적(Pc)에 대응하는 역 Q-함수 값, 제 4 확률 면적(Pd)에 대응하는 역 Q-함수 값, 제 3 리드 전압(Rc) 및 제 4 리드 전압(Rd)을 <수학식 12>에 대입하면 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 표준 편차(σ2)가 산출될 수 있다.
표준 편차(σ2)를 <수학식 10> 또는 <수학식 11>에 대입하면, 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ2)이 산출될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 표준 편차 및 평균 문턱 전압 추정 방법을 설명하기 위한 예시도이다.
도 7을 참조하여 설명하는 실시 예에서, 도 5를 참조하여 설명한 바에 따라 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 표준 편차(σ1) 및 평균 문턱 전압(μ1)이 추정되어 있는 경우를 가정한다.
제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포에 인접한 문턱 전압 분포의 표준 편차, 예를 들어 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 표준 편차(σ2)는 미리 설정된 표준 편차 비를 기반으로 추정될 수 있다. 문턱 전압 분포들 간의 표준 편차 비는 테이블 형태로 미리 설정될 수 있으며, 이와 관련하여서는 도 12가 참조되어 후술된다.
제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포의 표준 편차(σ1) 대비 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 표준 편차(σ2)의 비가 1:1.1로 설정되어 있는 경우, 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 표준 편차(σ2)는 <수학식 13>과 같이 계산될 수 있다.
Figure pat00023
제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 표준 편차(σ2)가 미리 설정된 표준 편차 비에 따라 계산되므로, 도 6을 참조하여 설명한 실시 예와 달리, 도 7에 도시된 실시 예에서는 제 4 리드 전압(Rd)을 이용하지 않고 제 3 리드 전압(Rc)만을 이용한 한 번의 리드 동작을 통하여 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ2)이 추정될 수 있다.
평균 문턱 전압(μ2)을 추정하기 위하여 제 3 리드 전압(Rc)이 메모리 셀들에 인가되고 그에 따라 제 3 리드 전압(Rc)에 대응하는 리드 데이터가 획득될 수 있다. 그리고, 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들 중 제 3 리드 전압(Rc) 이상의 문턱 전압을 갖는 메모리 셀들의 비율, 즉 제 3 확률 면적(Pc)이 산출될 수 있다.
표준 편차(σ2), 제 3 확률 면적(Pc)에 대응하는 역 Q-함수 값 및 제 3 리드 전압(Rc)을 <수학식 10>에 대입하면, 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포의 평균 문턱 전압(μ2)이 산출될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 최적 리드 전압 추정 방법을 설명하기 위한 예시도이다.
도 8을 참조하여 설명하는 실시 예에서, 도 5 및 도 6을 참조하여 설명한 실시 예 또는 도 5 및 도 7을 참조하여 설명한 실시 예에 따라 프로그램 상태들(P1, P2)에 대응하는 문턱 전압 분포들의 표준 편차들(σ1, σ2) 및 평균 문턱 전압들(μ1, μ2)이 추정된 경우를 가정한다.
프로그램 상태들(P1, P2)에 대응하는 문턱 전압 분포들이 가우시안 분포 특성 또는 가우시안 분포로 근사(approximation) 가능한 특성을 갖는다고 가정할 때, <수학식 14>가 성립할 수 있다.
Figure pat00024
<수학식 14>에서 좌변은 제 1 프로그램 상태(P1)에 대응하는 확률 밀도 함수(probability density function)를 나타내고, 우변은 제 2 프로그램 상태(P2)에 대응하는 확률 밀도 함수를 나타낸다.
<수학식 14>는, <수학식 15> 및 <수학식 16>으로 정리될 수 있다.
Figure pat00025
Figure pat00026
<수학식 16>에서 항(
Figure pat00027
)은 상대적으로 매우 작은 값이므로, 항(
Figure pat00028
)을 0으로 근사(approximation)하면, <수학식 16>은 <수학식 17> 및 <수학식 18>과 같은 근사식(approximation expression)으로 정리될 수 있다.
Figure pat00029
Figure pat00030
<수학식 18>에서 내분점 해(
Figure pat00031
)와 외분점 해(
Figure pat00032
)가 구해질 수 있고, 그 중에서 내분점 해가 최적 리드 전압을 추정하는 데 이용될 수 있다.
즉, 프로그램 상태들(P1, P2) 간의 최적 리드 전압(
Figure pat00033
)은, <수학식 19>와 같이 계산될 수 있다.
Figure pat00034
도 8을 참조하면, 최적 리드 전압(
Figure pat00035
)이, 최적 리드 전압(
Figure pat00036
)에 비하여 이상적인 최적 리드 전압(
Figure pat00037
)에 더 근접함을 알 수 있다.
한편, <수학식 16> 내지 <수학식 18>에서는, 항(
Figure pat00038
)을 0으로 근사하였으나, 항(
Figure pat00039
)을 0으로 근사하지 않고 좀 더 정확한 최적 리드 전압 추정이 가능하다. 항(
Figure pat00040
)을 0으로 근사하지 않는 경우, <수학식 15>는 <수학식 20> 및 <수학식 21>로 정리될 수 있다.
Figure pat00041
Figure pat00042
여기서,
Figure pat00043
이라 할 때, <수학식 21>은 <수학식 22> 내지 <수학식 26>으로 정리될 수 있다.
Figure pat00044
Figure pat00045
Figure pat00046
Figure pat00047
Figure pat00048
<수학식 26>은 근사를 이용하지 않은 방정식이므로, <수학식 26>의 해가 정확한 최적 리드 전압을 추정하는 데 이용될 수 있다.
한편,
Figure pat00049
의 테일러 급수 전개(Taylor series expansion)는 <수학식 27>과 같이 표현될 수 있다.
Figure pat00050
<수학식 26>의
Figure pat00051
를 1차 항까지만 테일러 급수 전개하면 <수학식 26>은 <수학식 28> 내지 <수학식 30>으로 정리될 수 있다.
Figure pat00052
Figure pat00053
Figure pat00054
앞서,
Figure pat00055
으로 정리되었으므로, <수학식 30>을 다시 풀면 <수학식 31>로 정리될 수 있다.
Figure pat00056
<수학식 31>이 최적 리드 전압 추정에 이용되는 경우, 프로그램 상태들(P1, P2) 간의 최적 리드 전압(
Figure pat00057
)은 <수학식 32>에 의하여 추정될 수 있다.
Figure pat00058
<수학식 32>에서 오프셋 값(
Figure pat00059
)은
Figure pat00060
를 나타낼 수 있다.
도 8을 참조하면, 1차 항까지 테일러 급수 전개하여 추정된 최적 리드 전압(
Figure pat00061
)은, 최적 리드 전압(
Figure pat00062
)에 비하여 이상적인 최적 리드 전압(
Figure pat00063
)에 더 근접함을 알 수 있다.
한편, <수학식 26>의
Figure pat00064
를 더 높은 차수까지 테일러 급수 전개하면, 좀 더 정확한 최적 리드 전압 추정이 가능하다.
예를 들어, <수학식 26>의
Figure pat00065
를 2차 항까지 테일러 급수 전개하는 경우, <수학식 26>은 <수학식 33>으로 정리될 수 있다.
Figure pat00066
<수학식 33>이 최적 리드 전압 추정에 이용되는 경우, 프로그램 상태들(P1, P2) 간의 최적 리드 전압(
Figure pat00067
)은 <수학식 34>에 의하여 추정될 수 있다.
Figure pat00068
<수학식 34>에서 오프셋 값(
Figure pat00069
)은
Figure pat00070
를 나타낼 수 있다.
도 8을 참조하면, 2차 항까지 테일러 급수 전개하여 추정된 최적 리드 전압(
Figure pat00071
)은 1차 항까지 테일러 급수 전개하여 추정된 최적 리드 전압(
Figure pat00072
)에 비하여 이상적인 최적 리드 전압(
Figure pat00073
)에 더 근접함을 알 수 있다.
이상에서는 1차 항 또는 2차 항까지 테일러 급수 전개하여 최적 리드 전압을 추정하는 방법을 설명하였으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니며 n차(n은 자연수) 항까지 테일러 급수 전개하여 최적 리드 전압을 추정할 수 있다.
한편, 전술한 바와 같이 근사를 이용하지 않는 <수학식 26>의 해를 이용하여 정확한 최적 리드 전압이 추정될 수 있다. 이러한 경우, <수학식 26>과 <수학식 29>를 이용하여 오프셋 값(
Figure pat00074
)이 계산될 수 있다.
예를 들어, <수학식 26>은 <수학식 35>와 같이 표현될 수 있다.
Figure pat00075
한편, <수학식 29>의 항(
Figure pat00076
)은 근사된 오프셋 값(
Figure pat00077
)에 대응하므로, <수학식 29>의 우변에 있는 항들 중 항(
Figure pat00078
)을 제외한 나머지 항(
Figure pat00079
)을 <수학식 35>의 우변에서 빼면, 근사되지 않은 정확한 오프셋 값(
Figure pat00080
)이 <수학식 36>과 같이 계산될 수 있다.
Figure pat00081
<수학식 26> 및 <수학식 36>이 최적 리드 전압 추정에 이용되는 경우, 프로그램 상태들(P1, P2) 간의 최적 리드 전압(
Figure pat00082
)은 <수학식 37>에 의하여 추정될 수 있다.
Figure pat00083
도 9 내지 도 11은 본 발명의 일 실시 예에 따른 타겟 리드 전압 결정 방법을 설명하기 위한 예시도이다.
문턱 전압 분포의 평균 문턱 전압을 추정함에 있어 두 개의 타겟 리드 전압들이 이용되는 경우, 타겟 리드 전압들은 제 1 내지 제 3 조건들 중 적어도 하나를 만족하는 범위 내에서 선택될 수 있다. 도 9 내지 도 11을 참조하여 설명하는 타겟 리드 전압들(R1, R1′, R2, R2′)은, 도 5 내지 도 7을 참조하여 설명한 리드 전압들(Ra, Rb, Rc, Rd) 중 적어도 하나를 포함할 수 있다.
제 1 조건은, 동일한 문턱 전압 분포의 표준 편차를 추정하는 데 이용되는 타겟 리드 전압들(R1, R2) 간의 차이 값(Diff_R)이 제 1 임계 값(T1) 이상일 것을 나타낸다. 예를 들어, 도 9에 도시된 바와 같이, 타겟 리드 전압들(R1, R2) 간의 차이 값(Diff_R)이 너무 작거나, 또는 타겟 리드 전압들(R1, R2)이 서로 동일한 경우 정확한 표준 편차가 추정되지 않을 수 있다. 따라서, 정확한 표준 편차 추정이 이루어질 수 있도록 제 1 조건을 만족하는 타겟 리드 전압들(R1, R2)이 선택될 수 있다. 예를 들어, 제 1 조건은 <수학식 38>로 나타낼 수 있다.
Figure pat00084
여기서, 제 1 임계 값(T1)은, 임의로 또는 실험적으로 결정될 수 있다.
제 2 조건은, 동일한 문턱 전압 분포의 표준 편차를 추정하는 데 이용되는 타겟 리드 전압(R1)에 대응하는 확률 면적(P1)과 타겟 리드 전압(R2)에 대응하는 확률 면적(P2) 간의 차이 값(Diff_P)이 제 2 임계 값(T2) 이상일 것을 나타낸다. 예를 들어, 도 10에 도시된 바와 같이, 타겟 리드 전압들(R1, R2′)을 기반으로 산출된 확률 면적들(P1, P2′) 간의 차이 값(Diff_P′)이 너무 작거나, 또는 확률 면적들(P1, P2′)이 서로 동일한 경우 정확한 표준 편차가 추정되지 않을 수 있다. 따라서, 타겟 리드 전압들(R1, R2′)을 기반으로 산출된 확률 면적들(P1, P2′)이 제 2 조건을 만족하지 않는 경우, 제 2 조건을 만족하는 확률 면적들(P1, P2)이 산출될 때까지 타겟 리드 전압들(R1, R2)이 다시 선택될 수 있다. 예를 들어, 제 2 조건은 <수학식 39>와 같이 나타낼 수 있다.
Figure pat00085
여기서, 제 2 임계 값(T2)은, 임의로 또는 실험적으로 결정될 수 있다.
제 3 조건은, 동일한 문턱 전압 분포의 표준 편차를 추정하는 데 이용되는 타겟 리드 전압(R1)에 대응하는 확률 면적(P1)과 타겟 리드 전압(R2)에 대응하는 확률 면적(P2)이 제 3 임계 값(T3) 이상 제 4 임계 값(1-T3) 미만일 것을 나타낸다. 예를 들어, 도 11에 도시된 바와 같이, 타겟 리드 전압(R1′)을 기반으로 산출된 확률 면적(P1′)이 너무 작거나 또는 너무 크다는 것은, 타겟 리드 전압(R1′)이 문턱 전압 분포의 테일(tale)부에 위치한다는 것을 의미할 수 있다. 문턱 전압 분포의 테일부는 오차가 심할 수 있는 부분이므로, 제 3 조건은 타겟 리드 전압(R1)이 문턱 전압 분포의 테일부에 위치하지 않도록 하는 역할을 할 수 있다. 따라서, 타겟 리드 전압(R1′)을 기반으로 산출된 확률 면적(P1′)이 제 3 조건을 만족하지 않는 경우, 제 3 조건을 만족하는 확률 면적(P1)이 산출될 때까지 타겟 리드 전압(R1)이 선택될 수 있다. 타겟 리드 전압(R2)에 대하여도 동일한 원리가 적용될 수 있다. 예를 들어, 제 3 조건은 <수학식 40>과 같이 나타낼 수 있다.
Figure pat00086
여기서, 제 3 임계 값(T3)은, 임의로 또는 실험적으로 결정될 수 있다.
한편, 문턱 전압 분포의 평균 문턱 전압을 추정함에 있어 표준 편차 비와 하나의 타겟 리드 전압이 이용되는 경우, 타겟 리드 전압은 제 4 조건을 만족하는 범위 내에서 선택될 수 있다. 제 4 조건은, 제 3 조건과 유사하게 타겟 리드 전압(R1)에 대응하는 확률 면적(P1)이 제 5 임계 값(T5) 이상 제 6 임계 값(1-T5) 미만일 것을 나타낸다. 제 3 조건과 마찬가지로, 제 4 조건은 타겟 리드 전압(R1)이 문턱 전압 분포의 테일부에 위치하지 않도록 하는 역할을 하며, 타겟 리드 전압(R1′)을 기반으로 산출된 확률 면적(P1′)이 제 4 조건을 만족하지 않는 경우, 제 4 조건을 만족하는 확률 면적(P1)이 산출될 때까지 타겟 리드 전압(R1)이 선택될 수 있다. 예를 들어, 제 4 조건은 <수학식 41>과 같이 나타낼 수 있다.
Figure pat00087
여기서, 제 5 임계 값(T5)은, 임의로 또는 실험적으로 결정될 수 있으며, 제 3 임계 값(T3)과 같거나 다를 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제 1 테이블을 설명하기 위한 예시도이다.
제 1 테이블(first table)은, 상태들에 대응하는 문턱 전압 분포들 간의 표준 편차 비를 포함할 수 있다. 제 1 테이블은, 실험적으로 작성될 수 있다. 예를 들어, 제 1 테이블은, 테스트 메모리 셀들의 채널 특성을 변경시키면서 상태들에 대응하는 문턱 전압 분포들의 표준 편차를 산출하고, 산출된 표준 편차들 간의 비를 계산함으로써 작성될 수 있다.
채널 특성은, 프로그램/소거 사이클(P/E) 또는 리텐션 타임(R/T) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
도 12에는, 일 예로서, 제 1 테이블에 프로그램/소거 사이클(P/E) 및 리텐션 타임(R/T)에 따른 문턱 전압 분포들 간의 표준 편차 비가 포함된 예가 도시었다. 또한, 도 12에는, 일 예로서, 제 1 테이블에 3-비트 MLC들, 즉 TLC(triple level cell)들이 가질 수 있는 상태들에 대응하는 문턱 전압 분포들 간의 표준 편차 비가 포함된 예가 도시되었다. 3-비트 MLC들은 소거 상태(E0)를 갖거나 7개의 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다.
도 7을 참조하여 설명한 바와 같이 표준 편차 비를 이용하여 소정의 프로그램 상태에 대응하는 표준 편차 비가 추정될 때, 제 1 테이블이 참조될 수 있다. 이 때, 타겟 메모리 셀들의 채널 특성에 대응하는 표준 편차 비가 제 1 테이블로부터 선택될 수 있다. 이에 따라, 타겟 메모리 셀들의 채널 특성이 고려된 정확한 최적 리드 전압 추정이 이루어질 수 있다.
도 13은 본 발명의 일 실시 예에 따른 제 2 테이블을 설명하기 위한 예시도이다.
최적 리드 전압(
Figure pat00088
)을 추정하기 위하여 <수학식 19>가 이용되는 경우, 나눗셈 연산에 많은 자원이 소모될 수 있다.
<수학식 19>의 항(
Figure pat00089
)을 α로 치환하고, 항(
Figure pat00090
)을 β로 치환하면, 최적 리드 전압(
Figure pat00091
)은 <수학식 42>에 의하여 추정될 수 있다.
Figure pat00092
만약, 가중치들(α, β)이 미리 정의되어 있다면 나눗셈 연산이 필요하지 아니하고, 따라서 최적 리드 전압(
Figure pat00093
)을 추정함에 있어 자원 절약이 이루어질 수 있다.
가중치들(α, β)은, 채널 특성을 고려하여 미리 설정될 수 있다. 채널 특성은, 프로그램/소거 사이클(P/E) 또는 리텐션 타임(R/T) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
도 13에는, 가중치들(α, β)의 일 예로서 가중치들(α11, β11 ~ α74, β74)을 포함하는 제 2 테이블이 도시되었다. 제 2 테이블은, 서로 인접한 상태들에 대응하는 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 데 이용되는 가중치들(α11, β11 ~ α74, β74)을 포함할 수 있다. 예를 들어, 제 2 테이블은, 테스트 메모리 셀들의 채널 특성을 변경시키면서 상태들에 대응하는 문턱 전압 분포들의 표준 편차들을 산출하고, 산출된 표준 편차들을 기반으로 계산된 가중치들(α11, β11 ~ α74, β74)을 포함할 수 있다.
제 2 테이블은, 채널 특성이 변경되더라도 표준 편차가 서로 비슷하게 변화하는 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 데 더욱 유용하게 이용될 수 있다. 예를 들어, 도 12에 도시된 제 1 테이블의 표준 편차 비를 살펴보면 프로그램 상태들(P1~P6)의 표준 편차들은 서로 비슷하게 변하는 것이 유추될 수 있다. 서로 인접한 문턱 전압 분포들의 표준 편차들이 서로 비슷하게 변화하는 경우 제 2 테이블에 정의된 가중치들(α11, β11 ~ α74, β74)은 현재 추정된 표준 편차들을 기반으로 계산되는 가중치와 비슷할 것이다. 따라서, <수학식 42>는 표준 편차가 서로 비슷하게 변화하는 서로 인접한 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 데 유용하게 이용될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 제 3 테이블을 설명하기 위한 예시도이다.
최적 리드 전압(
Figure pat00094
)을 추정하기 위하여 <수학식 32>가 이용되는 경우 오프셋 값(
Figure pat00095
)을 계산하기 위하여 나눗셈 연산이 필요하고, 최적 리드 전압(
Figure pat00096
)을 추정하기 위하여 <수학식 34>가 이용되는 경우 오프셋 값(
Figure pat00097
)을 계산하기 위하여 나눗셈 연산이 필요하고, 최적 리드 전압(
Figure pat00098
)을 추정하기 위하여 <수학식 37>이 이용되는 경우 오프셋 값(
Figure pat00099
)을 계산하기 위하여 나눗셈 연산이 필요하고, 나눗셈 연산에는 많은 자원이 소모될 수 있다.
만약, 미리 정의된 오프셋 값(
Figure pat00100
)이 이용될 수 있다면 나눗셈 연산이 필요하지 아니하여 자원 절약이 이루어질 수 있다. 미리 정의된 오프셋 값(
Figure pat00101
)이 이용되는 경우 <수학식 43>에 의하여 최적 리드 전압(
Figure pat00102
)이 추정될 수 있다.
<수학식 32>, <수학식 34> 또는 <수학식 37>의 항(
Figure pat00103
)을 α로 치환하고, 항(
Figure pat00104
)을 β로 치환하면, 최적 리드 전압(
Figure pat00105
)은 <수학식 43>에 의하여 추정될 수 있다.
Figure pat00106
<수학식 43>에서, α는
Figure pat00107
이고, β는
Figure pat00108
이고, 오프셋 값(
Figure pat00109
)은 테스트 메모리 셀들에 대하여 미리 계산된 오프셋 값들(
Figure pat00110
) 중 어느 하나일 수 있다.
도 14에는, 오프셋 값(
Figure pat00111
)의 일 예로서 오프셋 값들(
Figure pat00112
~
Figure pat00113
)을 포함하는 제 3 테이블이 도시되었다. 제 3 테이블은, 서로 인접한 상태들에 대응하는 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 데 이용되는 오프셋 값들(
Figure pat00114
~
Figure pat00115
)을 포함할 수 있다.
예를 들어, 제 3 테이블은, 테스트 메모리 셀들의 채널 특성을 변경시키면서 상태들(E0~P7)에 대응하는 문턱 전압 분포들의 표준 편차들 및 표준 문턱 전압들을 산출하고, 산출된 표준 편차들 및 표준 문턱 전압들을 기반으로 계산된 오프셋 값들(
Figure pat00116
~
Figure pat00117
)을 포함할 수 있다.
제 3 테이블에 포함된 미리 계산된 오프셋 값들(
Figure pat00118
~
Figure pat00119
)은 메모리 셀들의 채널 특성이 어느 정도 고려된 값들이기 때문에 오프셋 값들(
Figure pat00120
~
Figure pat00121
)이 이용되는 경우 <수학식 42>에 의하여 계산되는 최적 리드 전압(
Figure pat00122
)보다 이상적인 최적 리드 전압에 더 가까운 최적 리드 전압(
Figure pat00123
)이 추정될 수 있을 것이다.
도 15는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(internal memory; 2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer System Interface) 또는 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트(1000)로부터 수신되는 요청에 따라, 프로그램 동작, 리드 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성하여 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 자체적으로 리드 동작이 필요하다고 판단되는 경우, 예를 들어, 최적 리드 전압을 추정하기 위한 리드 동작이 필요하다고 판단되는 경우, 리드 동작에 필요한 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 전송할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)의 동작을 제어하기 위하여, 호스트(1000)로부터 수신되는 요청에 포함된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 내부 메모리(2160)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 프로그램 동작 시 데이터를 랜덤화(randomizing)할 수 있고, 리드 동작 시 데이터를 디랜덤화(de-randomizing) 할 수 있다. 랜덤화란, 데이터에 포함된 비트 값 '0'의 개수와 비트 값 '1'의 개수가 서로 유사해지도록 비트 값을 변환하는 것을 의미할 수 있다. 예를 들어, 8-비트의 데이터에 비트 값 '0'이 2개 포함되고 비트 값 '1'이 6개 포함된 경우, 비트 값 '1' 중 일부를 비트 값 '0'으로 변환함으로써, 비트 값 '0'의 개수와 비트 값 '1'의 개수가 서로 유사하게 나타나도록 할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 시드(seed) 데이터와 프로그램할 데이터를 연산하여 랜덤화된 데이터를 생성할 수 있다. 중앙 처리 장치(2120)는, 랜덤화 과정에서 변환된 비트 값의 인덱스 정보를 관리할 수 있다. 중앙 처리 장치(2120)는, 리드 동작 시, 관리하고 있는 인덱스 정보를 참조하여, 리드 데이터에 포함된 비트 값들 중 일부를 다시 변환할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 프로그램 동작 시, 문턱 전압 분포들 각각에 대응하는 메모리 셀들의 개수를 산출하고, 이를 관리할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램할 데이터에 포함된 비트 값들을 확인함으로써 문턱 전압 분포들 각각에 대응하는 메모리 셀들의 개수를 산출할 수 있다. 예를 들어, 2-비트 MLC 영역에 데이터를 프로그램하는 경우, 중앙 처리 장치(2120)는, MSB(most significant bit)-LSB(least significant bit)가 '11'로 프로그램될 메모리 셀들의 개수를 소거 상태(E0)에 대응하는 문턱 전압 분포에 대응하는 메모리 셀들의 개수로서 산출할 수 있고, MSB-LSB가 '01'로 프로그램될 메모리 셀들의 개수를 제 1 프로그램 상태(P1)에 대응하는 문턱 전압 분포에 대응하는 메모리 셀들의 개수로서 산출할 수 있고, MSB-LSB가 '00'으로 프로그램될 메모리 셀들의 개수를 제 2 프로그램 상태(P2)에 대응하는 문턱 전압 분포에 대응하는 메모리 셀들의 개수로서 산출할 수 있고, MSB-LSB가 '10'으로 프로그램될 메모리 셀들의 개수를 제 3 프로그램 상태(P3)에 대응하는 문턱 전압 분포에 대응하는 메모리 셀들의 개수로서 산출할 수 있다.
프로그램 동작 시 데이터에 대한 랜덤화가 수행되는 실시 예에서, 중앙 처리 장치(2120)는, 문턱 전압 분포들 각각에 대응하는 메모리 셀들의 개수를 관리하지 않을 수 있다. 데이터에 대한 랜덤화가 수행되지 않는 경우, 상태들에 대응하는 문턱 전압 분포들 각각에 대응하는 메모리 셀들의 개수는 서로 동일한 것으로 간주될 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 프로그램 동작 시 ISPP(incremental step pulse programming) 방식을 이용하여 프로그램 동작을 수행할 수 있다. 중앙 처리 장치(2120)는, 메모리 셀들에 대응하는 문턱 전압 분포들이 가우시안 분포 특성 또는 가우시안 분포로 근사 가능한 특성을 갖도록 프로그램 동작을 수행할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 셀들을 포함하는 저장 영역에 대응하는 채널 특성을 관리할 수 있다. 예를 들어, 채널 특성은, 프로그램/소거 사이클 또는 리텐션 타임 중 적어도 하나에 대응할 수 있다. 예를 들어, 저장 영역은, 하나의 페이지, 하나의 메모리 블록, 하나의 플래인 또는 하나의 다이에 대응할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 리드 동작 시 기준 리드 전압 세트를 이용하여 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 중앙 처리 장치(2120)는, 기준 리드 전압 세트를 이용한 리드 데이터에 대한 오류 정정 디코딩이 페일되었음을 오류 정정 회로(2150)로부터 통지 받는 경우, 타겟 저장 영역에 대응하는 최적 리드 전압을 결정하기 위한 동작을 수행할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들과 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 제 1 및 제 2 문턱 전압 분포 간의 최적 리드 전압을 추정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 제 1 및 제 2 확률 면적 각각에 대응하는 역 Q-함수 값들을 기반으로 제 1 문턱 전압 분포의 표준 편차를 산출할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 타겟 리드 전압 각각에 대응하여 수신되는 리드 데이터를 기반으로 제 1 및 제 2 확률 면적을 산출할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 타겟 저장 영역에 포함된 메모리 셀들이 가질 수 있는 복수의 문턱 전압 분포들 각각에 대응하여 관리하고 있는 메모리 셀들의 개수와, 제 1 및 제 2 타겟 리드 전압 각각에 대응하여 수신되는 리드 데이터에 포함된 비트 값들 중 제 1 비트 값(예를 들어, '1')의 개수를 비교하여 제 1 및 제 2 확률 면적을 산출할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 타겟 리드 전압들 간의 차이 값과, 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들 간의 차이 값을 기반으로 제 1 문턱 전압 분포의 표준 편차를 산출할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 확률 면적 중 어느 하나에 대응하는 역 Q-함수 값과 제 1 문턱 전압 분포의 표준 편차를 기반으로 제 1 문턱 전압 분포의 평균 문턱 전압을 산출할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 추정하는 과정과 동일한 원리로, 제 2 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 추정할 수 있다. 제 2 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 추정에는 제 3 및 제 4 타겟 리드 전압이 이용될 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 전술한 제 1 내지 제 3 조건들 중 적어도 하나가 만족되도록 제 1 내지 제 4 타겟 리드 전압들을 결정할 수 있다. 중앙 처리 장치(2120)는, 전술한 제 1 내지 제 3 조건들 중 적어도 하나가 만족되지 않는 경우 제 1 내지 제 4 타겟 리드 전압들을 다시 결정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 문턱 전압 분포들 중 적어도 하나의 표준 편차 및 평균 문턱 전압이 추정될 수 있도록 리드 전압 구간을 설정하고, 설정된 리드 전압 구간 내에서 제 1 내지 제 4 타겟 리드 전압들 중 적어도 하나를 결정할 수 있다. 중앙 처리 장치(2120)는, 제 1 내지 제 4 타겟 리드 전압들 중 적어도 하나를 결정함에 있어, 미리 설정된 표준 편차 값을 참조할 수 있다. 중앙 처리 장치(2120)는, 타겟 저장 영역들에 대응하여 하나의 임의의 표준 편차 값 또는 복수 상태들 각각에 대응하는 복수의 임의의 표준 편차 값들을 관리할 수 있다. 중앙 처리 장치(2120)는, 관리하고 있는 임의의 표준 편차 값을 기반으로 제 1 내지 제 4 타겟 리드 전압들 중 적어도 하나를 결정할 수 있다. 예를 들어, 중앙 처리 장치는, 임의의 표준 편차 값이 충분히 큰 경우 제 1 및 제 2 리드 전압 간의 차이 값 또는 제 3 및 제 4 타겟 리드 전압 간의 차이 값이 충분히 크도록 제 1 및 제 2 타겟 리드 전압을 결정할 수 있다. 임의의 표준 편차 값은, 최적 리드 전압에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 최적 리드 전압을 추정하는 과정에서 산출된 표준 편차 값으로 갱신될 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 메모리 셀들의 채널 특성에 대응하여 미리 설정된 표준 편차 비와 제 1 문턱 전압 분포의 표준 편차를 기반으로 제 2 문턱 전압 분포의 표준 편차를 산출할 수 있다. 이 때, 중앙 처리 장치(2120)는, 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적에 대응하는 역 Q-함수 값과 제 2 문턱 전압 분포의 표준 편차를 기반으로 제 2 문턱 전압 분포의 평균 문턱 전압을 산출할 수 있다. 중앙 처리 장치(2120)는, 전술한 제 4 조건이 만족되도록 메모리 셀들에 인가되는 제 3 타겟 리드 전압을 결정할 수 있다. 중앙 처리 장치(2120)는, 전술한 제 4 조건이 만족되지 않는 경우 제 3 타겟 리드 전압을 다시 결정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 문턱 전압 분포에 대응하는 확률 밀도 함수들 간의 방정식을 기반으로 제 1 및 제 2 문턱 전압 분포 간의 최적 리드 전압을 추정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 문턱 전압 분포에 대응하는 확률 밀도 함수들 간의 방정식의 해를 이용하여 제 1 및 제 2 문턱 전압 분포 간의 최적 리드 전압을 추정할 수 있다. 방정식의 해는, 제 1 문턱 전압 분포의 평균 문턱 전압, 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 제 2 문턱 전압 분포의 평균 문턱 전압, 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치 및 오프셋 값으로 표현될 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 제 1 및 제 2 문턱 전압 분포에 대응하는 확률 밀도 함수들 간의 방정식을 근사한 근사식(approximation expression)의 해를 이용하여 최적 리드 전압을 추정할 수 있다. 근사식의 해는, 제 1 문턱 전압 분포의 평균 문턱 전압, 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 제 2 문턱 전압 분포의 평균 문턱 전압, 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치로 표현될 수 있다. 실시 예에 따라, 근사식의 해는 오프셋 값을 더 포함할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 방정식 또는 근사식에 포함된 가중치 또는 오프셋 값 중 적어도 하나를 메모리 셀들의 채널 특성에 대응하여 관리하고 있을 수 있으며, 최적 리드 전압 추정 시 관리하고 있는 가중치 및 오프셋 값을 적용하여 최적 리드 전압을 추정할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 추정된 최적 리드 전압을 이용하여 타겟 저장 영역에 포함된 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 중앙 처리 장치(2120)는 추정된 최적 리드 전압에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 패스되었음을 오류 정정 회로(2150)로부터 통지받는 경우, 추정된 최적 리드 전압을 기준 리드 전압 세트에 포함시킬 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 호스트(1000)로부터 수신된 프로그램 데이터는, 프로그램 동작이 완료될 때까지 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
오류 정정 회로(2150)는, 프로그램 데이터에 대하여 오류 정정 인코딩을 수행하고, 리드 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2150)는, 리드 데이터에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 리드 데이터에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2150)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 만약, 리드 데이터에 최대 허용 오류 비트의 수를 초과하는 오류 비트가 존재하는 경우라면, 오류 정정 디코딩은 페일(fail)될 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 제 1 내지 제 3 테이블 중 적어도 하나를 저장할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
일 실시 예에서, 단계(1601) 내지 단계(1607)는, 기준 리드 전압 세트에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우에 수행될 수 있다.
단계(1601)에서, 메모리 컨트롤러(2100)는, 제 1 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 산출할 수 있다.
예를 들어, 메모리 컨트롤러(2100)는, 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 제 1 및 제 2 확률 면적 각각에 대응하는 역 Q-함수 값들을 기반으로 제 1 문턱 전압 분포의 표준 편차를 산출할 수 있다.
예를 들어, 메모리 컨트롤러(2100)는, 제 1 및 제 2 확률 면적 중 어느 하나에 대응하는 역 Q-함수 값과 제 1 문턱 전압 분포의 표준 편차를 기반으로 제 1 문턱 전압 분포의 평균 문턱 전압을 산출할 수 있다.
단계(1603)에서, 메모리 컨트롤러(2100)는, 제 1 문턱 전압 분포에 인접한 제 2 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 산출할 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는, 제 1 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 산출하는 원리와 동일한 원리로 제 2 문턱 전압 분포의 표준 편차 및 평균 문턱 전압을 산출할 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는, 메모리 셀들의 채널 특성에 대응하여 미리 설정된 표준 편차 비와 제 1 문턱 전압 분포의 표준 편차를 기반으로 제 2 문턱 전압 분포의 표준 편차를 산출할 수 있다. 이 때, 메모리 컨트롤러(2100)는, 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적에 대응하는 역 Q-함수 값과 제 2 문턱 전압 분포의 표준 편차를 기반으로 제 2 문턱 전압 분포의 평균 문턱 전압을 산출할 수 있다.
단계(1605)에서, 메모리 컨트롤러(2100)는, 제 1 및 제 2 문턱 전압 분포에 대응하는 확률 밀도 함수들을 기반으로 제 1 및 제 2 문턱 전압 분포 간의 최적 리드 전압을 추정할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 단계(1601) 및 단계(1603)에서 추정된 표준 편차들 및 평균 문턱 전압들을 확률 밀도 함수들 간의 방정식에 대입하고, 방정식의 해를 최적 리드 전압으로 추정할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 확률 밀도 함수들 간의 방정식을 근사한 근사식에 단계(1601) 및 단계(1603)에서 추정된 표준 편차들 및 평균 문턱 전압들을 대입하고 근사식의 해를 최적 리드 전압으로 추정할 수 있다. 이 때, 메모리 컨트롤러(2100)는, 방정식 또는 근사식에 포함된 가중치 값 또는 오프셋 값 중 적어도 하나를 채널 특성에 대응하여 미리 설정된 값으로 대체할 수 있다.
단계(1607)에서, 메모리 컨트롤러(2100)는, 추정된 최적 리드 전압을 이용하여 리드 동작을 수행할 수 있다. 추정된 최적 리드 전압에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 메모리 컨트롤러(2100)는, 추정된 최적 리드 전압을 기준 리드 전압 세트에 포함시킬 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 17에 도시된 메모리 장치는 도 1 및 도 15에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도 15에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 18은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 18에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
도 19는 도 1 및 도 15에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(input device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad) 또는 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 키보드 또는 이미지 센서(image sensor)로 구현될 수 있다.
프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 20은 도 1 및 도 15에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(host; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(universal serial bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
1000: 호스트
2000: 메모리 시스템
2100: 메모리 컨트롤러
2200: 메모리 장치

Claims (38)

  1. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 메모리 셀들에 대응하는 복수의 문턱 전압 분포들 중 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들과 상기 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 상기 제 1 및 제 2 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는, 상기 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 상기 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는
    메모리 시스템.
  2. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 타겟 리드 전압들 각각에 대응하여 수신되는 리드 데이터들을 기반으로 상기 제 1 및 제 2 확률 면적들을 산출하는
    메모리 시스템.
  3. 제 2 항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 문턱 전압 분포들 각각에 대응하여 미리 설정된 메모리 셀들의 개수와 상기 리드 데이터들에 포함된 제 1 비트 값의 개수를 비교하여 상기 제 1 및 제 2 확률 면적들을 산출하는
    메모리 시스템.
  4. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 타겟 리드 전압들 간의 차이 값과, 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들 간의 차이 값을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는
    메모리 시스템.
  5. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 확률 면적들 중 어느 하나에 대응하는 역 Q-함수 값과 상기 제 1 문턱 전압 분포의 표준 편차를 기반으로 상기 제 1 문턱 전압 분포의 평균 문턱 전압을 산출하는
    메모리 시스템.
  6. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 타겟 리드 전압들 간의 차이 값이 제 1 임계 값 이상이 되도록 상기 제 1 및 제 2 타겟 리드 전압들을 결정하는
    메모리 시스템.
  7. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 확률 면적들 간의 차이 값이 제 2 임계 값 이상이 되도록 상기 제 1 및 제 2 타겟 리드 전압들을 결정하는
    메모리 시스템.
  8. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 및 제 2 확률 면적들 각각이 설정된 임계 범위 이내가 되도록 상기 제 1 및 제 2 타겟 리드 전압들을 결정하는
    메모리 시스템.
  9. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적, 상기 제 2 문턱 전압 분포 중 제 4 타겟 리드 전압에 의하여 구분되는 제 4 부분 분포의 제 4 확률 면적, 및 상기 제 3 및 제 4 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 2 문턱 전압 분포의 표준 편차를 산출하는
    메모리 시스템.
  10. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된 표준 편차 비와 상기 제 1 문턱 전압 분포의 표준 편차를 기반으로 상기 제 2 문턱 전압 분포의 표준 편차를 산출하는
    메모리 시스템.
  11. 제 10 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적에 대응하는 역 Q-함수 값과 상기 제 2 문턱 전압 분포의 표준 편차를 기반으로 상기 제 2 문턱 전압 분포의 평균 문턱 전압을 산출하는
    메모리 시스템.
  12. 제 10 항에 있어서, 상기 채널 특성은,
    프로그램/소거 사이클 또는 리텐션 타임 중 적어도 하나에 대응하는
    메모리 시스템.
  13. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 확률 밀도 함수들 간의 방정식의 해를 이용하여 상기 최적 리드 전압을 추정하는
    메모리 시스템.
  14. 제 13 항에 있어서,
    상기 방정식의 해는, 상기 제 1 문턱 전압 분포의 평균 문턱 전압, 상기 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 상기 제 2 문턱 전압 분포의 평균 문턱 전압, 상기 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치 및 오프셋 값으로 표현되며,
    상기 제 1 가중치, 상기 제 2 가중치 및 상기 오프셋 값은, 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된
    메모리 시스템.
  15. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 확률 밀도 함수들 간의 방정식을 근사한 근사식(approximation expression)의 해를 이용하여 상기 최적 리드 전압을 추정하는
    메모리 시스템.
  16. 제 15 항에 있어서,
    상기 근사식의 해는, 상기 제 1 문턱 전압 분포의 평균 문턱 전압, 상기 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 상기 제 2 문턱 전압 분포의 평균 문턱 전압, 및 상기 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치로 표현되며,
    상기 제 1 가중치 및 상기 제 2 가중치는, 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된
    메모리 시스템.
  17. 제 16 항에 있어서,
    상기 근사식의 해는 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된 오프셋 값을 더 포함하는
    메모리 시스템.
  18. 제 1 항에 있어서, 상기 문턱 전압 분포들은,
    가우시안 분포 특성 또는 가우시안 분포로 근사 가능한 분포 특성을 갖는
    메모리 시스템.
  19. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 추정된 최적 리드 전압을 이용하여 상기 메모리 셀들에 대한 리드 동작을 수행하는
    메모리 시스템.
  20. 복수의 메모리 셀들에 대응하는 복수의 문턱 전압 분포들 중 서로 인접한 제 1 및 제 2 문턱 전압 분포들의 표준 편차들 및 평균 문턱 전압들을 산출하는 단계; 및
    상기 제 1 및 제 2 문턱 전압 분포들에 대응하는 확률 밀도 함수들을 기반으로 상기 제 1 및 제 2 문턱 전압 분포들 간의 최적 리드 전압을 추정하는 단계를 포함하되,
    상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계는,
    상기 제 1 문턱 전압 분포 중 제 1 타겟 리드 전압에 의하여 구분되는 제 1 부분 분포의 제 1 확률 면적, 상기 제 1 문턱 전압 분포 중 제 2 타겟 리드 전압에 의하여 구분되는 제 2 부분 분포의 제 2 확률 면적, 및 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 타겟 리드 전압들 각각에 대응하여 수신되는 리드 데이터들을 기반으로 상기 제 1 및 제 2 확률 면적들을 산출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  22. 제 21 항에 있어서, 상기 제 1 및 제 2 확률 면적을 산출하는 단계는,
    상기 복수의 문턱 전압 분포들 각각에 대응하여 미리 설정된 메모리 셀들의 개수와 상기 리드 데이터들에 포함된 제 1 비트 값의 개수를 비교하여 상기 제 1 및 제 2 확률 면적들을 산출하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  23. 제 20 항에 있어서, 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계는,
    상기 제 1 및 제 2 타겟 리드 전압들 간의 차이 값과, 상기 제 1 및 제 2 확률 면적들 각각에 대응하는 역 Q-함수 값들 간의 차이 값을 기반으로 상기 제 1 문턱 전압 분포의 표준 편차를 산출하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  24. 제 20 항에 있어서,
    상기 제 1 및 제 2 확률 면적들 중 어느 하나에 대응하는 역 Q-함수 값과 상기 제 1 문턱 전압 분포의 표준 편차를 기반으로 상기 제 1 문턱 전압 분포의 평균 문턱 전압을 산출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  25. 제 20 항에 있어서,
    상기 제 1 및 제 2 타겟 리드 전압들 간의 차이 값이 제 1 임계 값 이상이 되도록 상기 제 1 및 제 2 타겟 리드 전압들을 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  26. 제 20 항에 있어서,
    상기 제 1 및 제 2 확률 면적들 간의 차이 값이 제 2 임계 값 이상이 되도록 상기 제 1 및 제 2 타겟 리드 전압을 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  27. 제 20 항에 있어서,
    상기 제 1 및 제 2 확률 면적들 각각이 설정된 임계 범위 이내가 되도록 상기 제 1 및 제 2 타겟 리드 전압들을 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  28. 제 20 항에 있어서,
    상기 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적, 상기 제 2 문턱 전압 분포 중 제 4 타겟 리드 전압에 의하여 구분되는 제 4 부분 분포의 제 4 확률 면적, 및 상기 제 3 및 제 4 확률 면적들 각각에 대응하는 역 Q-함수 값들을 기반으로 상기 제 2 문턱 전압 분포의 표준 편차를 산출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  29. 제 20 항에 있어서,
    상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된 표준 편차 비와 상기 제 1 문턱 전압 분포의 표준 편차를 기반으로 상기 제 2 문턱 전압 분포의 표준 편차를 산출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  30. 제 29 항에 있어서,
    상기 제 2 문턱 전압 분포 중 제 3 타겟 리드 전압에 의하여 구분되는 제 3 부분 분포의 제 3 확률 면적에 대응하는 역 Q-함수 값과 상기 제 2 문턱 전압 분포의 표준 편차를 기반으로 상기 제 2 문턱 전압 분포의 평균 문턱 전압을 산출하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  31. 제 29 항에 있어서, 상기 채널 특성은,
    프로그램/소거 사이클 또는 리텐션 타임 중 적어도 하나에 대응하는
    메모리 시스템의 동작 방법.
  32. 제 20 항에 있어서, 상기 최적 리드 전압을 추정하는 단계는,
    상기 확률 밀도 함수들 간의 방정식의 해를 이용하여 상기 최적 리드 전압을 추정하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  33. 제 32 항에 있어서,
    상기 방정식의 해는, 상기 제 1 문턱 전압 분포의 평균 문턱 전압, 상기 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 상기 제 2 문턱 전압 분포의 평균 문턱 전압, 상기 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치 및 오프셋 값으로 표현되며,
    상기 제 1 가중치, 상기 제 2 가중치 및 상기 오프셋 값은, 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된
    메모리 시스템의 동작 방법.
  34. 제 20 항에 있어서, 상기 최적 리드 전압을 추정하는 단계는,
    상기 확률 밀도 함수들 간의 방정식을 근사한 근사식의 해를 이용하여 상기 최적 리드 전압을 추정하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  35. 제 34 항에 있어서,
    상기 근사식의 해는, 상기 제 1 문턱 전압 분포의 평균 문턱 전압, 상기 제 1 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 1 가중치, 상기 제 2 문턱 전압 분포의 평균 문턱 전압, 및 상기 제 2 문턱 전압 분포의 평균 문턱 전압에 대응하는 제 2 가중치로 표현되며,
    상기 제 1 가중치 및 상기 제 2 가중치는, 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된
    메모리 시스템의 동작 방법.
  36. 제 35 항에 있어서,
    상기 근사식의 해는 상기 메모리 셀들의 채널 특성에 대응하여 미리 설정된 오프셋 값을 더 포함하는
    메모리 시스템의 동작 방법.
  37. 제 20 항에 있어서, 상기 문턱 전압 분포들은,
    가우시안 분포 특성 또는 가우시안 분포로 근사 가능한 분포 특성을 갖는
    메모리 시스템의 동작 방법.
  38. 제 20 항에 있어서,
    상기 추정된 최적 리드 전압을 이용하여 상기 메모리 셀들에 대한 리드 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
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