KR20200139044A - 메모리 컨트롤러 및 이의 동작 방법 - Google Patents

메모리 컨트롤러 및 이의 동작 방법 Download PDF

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KR20200139044A
KR20200139044A KR1020190065609A KR20190065609A KR20200139044A KR 20200139044 A KR20200139044 A KR 20200139044A KR 1020190065609 A KR1020190065609 A KR 1020190065609A KR 20190065609 A KR20190065609 A KR 20190065609A KR 20200139044 A KR20200139044 A KR 20200139044A
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Abstract

본 발명은, 리드 전압을 적응적으로 관리할 수 있는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다. 본 발명에 따른 메모리 컨트롤러는, 메모리 장치에 포함된 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 스트레스 유형 관리부; 상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포를 서로 상이하게 천이시킬 수 있는 복수의 스트레스 유형들에 대응하는 적응적 리드 전압 세트들 중, 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택하는 리드 전압 세트 관리부; 및 상기 선택된 적응적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 커맨드 생성부를 포함한다.

Description

메모리 컨트롤러 및 이의 동작 방법{Memory controller and operating method of the memory controller}
본 발명은, 메모리 컨트롤러 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 전압을 적응적으로 관리할 수 있는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 컨트롤러는, 호스트(host)의 요청에 따라 메모리 시스템의 동작을 제어할 수 있다. 메모리 장치는, 메모리 컨트롤러의 제어 하에 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
본 발명의 실시 예들은, 메모리 셀들이 받은 스트레스의 유형에 따라 적응적으로 리드 전압을 관리할 수 있는 메모리 컨트롤러 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 메모리 장치에 포함된 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 스트레스 유형 관리부; 상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포를 서로 상이하게 천이시킬 수 있는 복수의 스트레스 유형들에 대응하는 적응적 리드 전압 세트들 중, 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택하는 리드 전압 세트 관리부; 및 상기 선택된 적응적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 커맨드 생성부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 메모리 장치에 포함된 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계; 상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포를 서로 상이하게 천이시킬 수 있는 복수의 스트레스 유형들에 대응하는 적응적 리드 전압 세트들 중, 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택하는 단계; 및 상기 선택된 적응적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 단계를 포함한다.
본 기술에 따르면, 리드 동작의 효율성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 도 1 및 도 2에 도시된 메모리 장치를 설명하기 위한 예시도이다.
도 4는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 5 내지 도 8은 스트레스 유형에 따른 문턱 전압 분포들의 천이 특성을 설명하기 위한 예시도이다.
도 9 내지 도 11은 문턱 전압 분포들의 천이 특성을 설명하기 위한 예시도이다.
도 12는 제 1 테이블을 설명하기 위한 예시도이다.
도 13은 제 2 테이블을 설명하기 위한 예시도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 16은 메모리 블록을 설명하기 위한 예시도이다.
도 17은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 18은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 19 내지 도 22는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "A 또는 B 중 적어도 하나"는, "A", "B", "A 및 "B"로 해석될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 데이터 등을 메모리 장치(2200)에 전송할 수 있다. 리드 동작 시, 메모리 컨트롤러(2100)는 리드 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 리드 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 데이터 등을 수신하고, 수신된 프로그램 커맨드 및 어드레스에 따라 데이터를 저장할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 리드 커맨드 및 어드레스에 따라 리드 동작을 수행하고, 리드 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 소거 커맨드 및 어드레스에 따라 소거 동작을 수행할 수 있다.
메모리 장치(2200)는, 데이터를 저장하는 적어도 하나의 저장 영역(storage area)을 포함할 수 있다. 저장 영역은, 하나의 페이지(page), 하나의 메모리 블록(memory block), 하나의 플래인(plane) 또는 하나의 다이(die)에 대응할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 저장 영역은, 복수의 메모리 셀(memory cell)들을 포함할 수 있다. 저장 영역은, 메모리 셀이 저장할 수 있는 비트 수에 따라 SLC(single-level cell) 영역 또는 m-비트 MLC(multi-level cell) 영역으로 구분될 수 있다. 예를 들어, SLC 영역에 포함된 SLC들 각각에는 1 비트의 데이터가 저장될 수 있고, m-비트 MLC 영역에 포함된 m-비트 MLC들 각각에는 m 비트의 데이터가 저장될 수 있다. m은, 2 이상의 자연수일 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(internal memory; 2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 또는 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)의 동작을 제어하기 위하여, 호스트(1000)로부터 수신되는 요청에 포함된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 내부 메모리(2160)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
중앙 처리 장치(2120)는, 데이터를 랜덤화(randomizing)하거나 랜덤화된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램 동작 시에 호스트(1000)로부터 수신된 데이터를 랜덤화하고, 랜덤화된 데이터를 메모리 장치(2200)에게 전송할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 리드 동작 시에 메모리 장치(2200)로부터 수신되는 리드 데이터를 디랜덤화하고, 디랜덤화된 리드 데이터를 호스트(1000)에게 전송할 수 있다.
중앙 처리 장치(2120)는, 호스트(1000)로부터 수신되는 요청에 따라 다양한 포그라운드 동작(foreground operation)을 수행할 수 있다. 포그라운드 동작은, 예를 들어, 호스트(1000)의 요청에 따라 수행되는 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등을 포함할 수 있다. 중앙 처리 장치(2120)는, 포그라운드 동작에 필요한 다양한 커맨드들 및 어드레스들을 생성하여 메모리 장치(2200)에게 전송할 수 있다.
중앙 처리 장치(2120)는, 자체적인 판단에 의하여, 다양한 백그라운드 동작(background operation)을 수행할 수 있다. 백그라운드 동작은, 예를 들어, 가비지 컬렉션(garbage collection) 동작, 리드 리클레임(read reclaim) 동작, 웨어 레벨링(ware leveling) 동작 등을 포함할 수 있다.
일 실시 예에서, 중앙 처리 장치(2120)는, 리드 동작을 백그라운드 동작으로 수행할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 저장 영역들이 받은 스트레스의 유형에 따른 적응적 리드 전압 세트를 관리하기 위하여, 리드 동작을 백그라운드 동작으로 수행할 수 있다.
중앙 처리 장치(2120)는, 커맨드 생성부(2120a), 스트레스 유형 관리부(2120b) 및 리드 전압 세트 관리부(2120c)를 포함할 수 있다.
커맨드 생성부(2120a)는, 스트레스 유형 관리부(2120b) 또는 리드 전압 세트 관리부(2120c) 중 적어도 하나의 요청에 따라, 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 메모리 장치(2200)에게 전송할 수 있다.
일 실시 예에서, 리드 커맨드는 A 타입의 리드 커맨드 및 B 타입의 리드 커맨드를 포함할 수 있고, 리드 전압 세트는 디폴트 리드 전압 세트, 적응적 리드 전압 세트 및 최적 리드 전압 세트를 포함할 수 있다.
A 타입의 리드 커맨드는, 리드 전압 세트에 포함된 리드 전압들 각각에 대응하여 타겟 저장 영역에 포함된 메모리 셀들의 비트 값들을 전송하여 줄 것을 지시하는 커맨드일 수 있다. A 타입의 리드 커맨드에 대한 응답으로, 리드 전압들 각각에 대응하는 리드 데이터가 수신될 수 있다.
B 타입의 리드 커맨드는, 리드 전압 세트에 포함된 리드 전압들 각각에 대응하여 타겟 저장 영역에 포함된 메모리 셀들 중 제 1 비트 값을 나타내는 제 1 메모리 셀들의 개수에 대한 정보를 전송하여 줄 것을 지시하는 커맨드일 수 있다. B 타입의 리드 커맨드에 대한 응답으로, 메모리 장치(2200)로부터 리드 전압들 각각에 대응하는 제 1 메모리 셀들의 개수에 대한 정보가 수신될 수 있다. 여기서, 제 1 비트 값은 '0'일 수 있고, 제 2 비트 값은 '1'일 수 있으나, 반대의 경우도 가능하다.
리드 전압 세트는, 메모리 셀들의 상태를 구분하는 데 이용되는 복수의 리드 전압들을 포함할 수 있다. 예를 들어, 메모리 셀들이 m-비트 MLC들인 경우, 메모리 셀들 각각은 2m개의 상태들 중 어느 하나의 상태를 가질 수 있다. 따라서, 리드 전압 세트는, 2m 개의 상태를 구분하는 데 이용되는 2m-1개의 리드 전압들을 포함할 수 있다.
디폴트 리드 전압 세트는, 이상적인 문턱 전압 분포들을 갖는 메모리 셀들의 상태를 구분하는 데 이용될 수 있다.
적응적 리드 전압 세트는, 메모리 셀들이 받은 스트레스의 유형에 대응하는 리드 전압 세트일 수 있다. 메모리 셀들이 받은 스트레스의 유형에 따라 메모리 셀들의 문턱 전압 분포들의 천이 특성이 서로 상이하게 나타날 수 있고, 따라서 메모리 셀들이 받은 스트레스의 유형에 따라 서로 다른 적응적 리드 전압 세트가 이용될 수 있다.
최적 리드 전압 세트는, 디폴트 리드 전압 세트 또는 적응적 리드 전압 세트에 대응하는 리드 데이터에 대한 오류가 정정되지 않는 경우에 결정될 수 있다.
스트레스 유형 관리부(2120b)는, 타겟 저장 영역에 대한 리드 동작이 요청되는 경우, 타겟 저장 영역에 대응하는 스트레스 유형을 확인할 수 있다. 스트레스 유형은, 예를 들어, 프로그램/소거 사이클(program/erase cycle), 리텐션 타임(retention time), 온도(temperature) 또는 리드 디스터브(read disturb) 중 적어도 하나와 관련될 수 있다. 스트레스 유형에 대한 구체적인 설명은 도 5 내지 도 8을 참조하여 후술된다.
일 실시 예에서, 스트레스 유형 관리부(2120b)는, 제 1 테이블을 참조하여 타겟 저장 영역에 대응하는 스트레스 유형을 확인할 수 있다. 제 1 테이블에는, 메모리 장치(2200)에 포함된 복수의 저장 영역들 중 적어도 하나의 저장 영역에 대응하여 해당 저장 영역이 받은 스트레스의 유형이 맵핑될 수 있다. 스트레스 유형 관리부(2120b)는, 제 1 테이블을 참조하여 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있는지 여부를 확인할 수 있다.
타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있는 경우, 스트레스 유형 관리부(2120b)는, 타겟 저장 영역에 대응하여 맵핑된 스트레스 유형에 대한 정보를 리드 전압 세트 관리부(2120c)에게 제공할 수 있다.
타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있지 않은 경우, 스트레스 유형 관리부(2120b)는, 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있지 않음을 리드 전압 세트 관리부(2120c)에게 통지할 수 있다.
일 실시 예에서, 스트레스 유형 관리부(2120b)는 제 1 및 제 2 테이블을 메모리 장치(2200)로부터 내부 메모리(2160)에 로드할 수 있고, 내부 메모리(2160) 상에서 제 1 및 제 2 테이블을 관리(예를 들어, 갱신)할 수 있다. 스트레스 유형 관리부(2120b)는, 내부 메모리(2160) 상에서 갱신된 제 1 및 제 2 테이블을 메모리 장치(2200)에 저장할 수 있다. 제 1 테이블의 일 예가 도 12를 참조하여 후술되고, 제 2 테이블의 일 예가 도 13을 참조하여 후술된다.
일 실시 예에서, 스트레스 유형 관리부(2120b)는, 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들의 천이 특성을 기반으로 타겟 저장 영역에 대응하는 스트레스 유형을 확인할 수 있다.
문턱 전압 분포들의 천이 특성은, 디폴트 문턱 전압 분포들에 비하여 스트레스를 받은 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포가 천이된 방향과 관련될 수 있다.
스트레스 유형 관리부(2120b)는, 스트레스를 받은 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들의 천이 특성을 확인하기 위하여, 디폴트 리드 전압 세트를 이용한 리드 동작이 수행될 수 있도록 B 타입의 리드 커맨드를 메모리 장치(2200)에게 전송하여 줄 것을 커맨드 생성부(2120a)에게 요청할 수 있다.
스트레스 유형 관리부(2120b)는, B 타입의 리드 커맨드에 대한 응답으로 메모리 장치로부터 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대응하는 제 1 메모리 셀의 개수 정보를 수신하고, 수신된 제 1 메모리 셀의 개수 정보를 기반으로 문턱 전압 분포들의 천이 특성을 확인할 수 있다. 스트레스 유형 관리부(2120b)는, 확인된 천이 특성을 기반으로 타겟 저장 영역에 가해진 스트레스의 유형을 확인할 수 있다. 예를 들어, 스트레스 유형 관리부(2120b)는, 문턱 전압 분포들의 천이 특성에 대응하는 스트레스의 유형들은 미리 설정되어 있을 수 있다. 스트레스 유형 관리부(2120b)는, 확인된 스트레스의 유형을 타겟 저장 영역에 대응하여 맵핑할 수 있다. 이에 따라, 제 1 테이블이 갱신될 수 있다.
리드 전압 세트 관리부(2120c)는, 스트레스 유형 관리부(2120b)로부터 스트레스 유형에 대한 정보가 수신되는 경우, 해당 스트레스 유형에 대응하는 적응적 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 A 타입의 리드 커맨드를 메모리 장치(2200)에게 전송하여 줄 것을 커맨드 생성부(2120a)에게 요청할 수 있다. 이를 위하여, 스트레스 유형 관리부(2120b)는, 상기 맵핑된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택할 수 있다. 예를 들어, 스트레스 유형 관리부(2120b)는, 복수의 스트레스 유형들 각각에 대응하는 적응적 리드 전압 세트를 저장하는 제 2 테이블을 참조하여, 상기 맵핑된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택할 수 있다.
리드 전압 세트 관리부(2120c)는, 스트레스 유형 관리부(2120b)로부터 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있지 않음을 통지받는 경우, 디폴트 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 A 타입의 리드 커맨드를 메모리 장치(2200)에게 전송하여 줄 것을 커맨드 생성부(2120a)에게 요청할 수 있다.
리드 전압 세트 관리부(2120c)는, 적응적 리드 전압 세트 또는 디폴트 리드 전압 세트에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 페일되었음을 오류 정정 회로(2150)로부터 통지받는 경우, 타겟 저장 영역에 대응하는 최적 리드 전압 세트를 결정하는 동작을 수행할 수 있다. 예를 들어, 리드 전압 세트 관리부(2120c)는, 타겟 저장 영역을 대상으로 밸리 서치(valley search) 동작을 수행하고, 밸리 서치 동작을 통하여 찾아진 밸리에 해당하는 전압들을 최적 리드 전압 세트로 결정할 수 있다.
리드 전압 세트 관리부(2120c)는, 최적 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 A 타입의 리드 커맨드를 메모리 장치(2200)에게 전송하여 줄 것을 커맨드 생성부(2120a)에게 요청할 수 있다.
리드 전압 세트 관리부(2120c)는, 최적 리드 전압 세트에 대응하는 리드 데이터에 대한 오류 정정 디코딩이 패스되었음을 오류 정정 회로(2150)로부터 통지받는 경우, 타겟 저장 영역에 대응하는 스트레스의 유형을 확인하여 줄 것을 스트레스 유형 관리부(2120b)에게 요청할 수 있다. 리드 전압 세트 관리부(2120c)는, 스트레스 유형 관리부(2120b)로부터 타겟 저장 영역에 대응하는 스트레스의 유형에 대한 정보가 수신되는 경우, 최적 리드 전압 세트를 해당 스트레스의 유형에 대응하는 적응적 리드 전압 세트로 설정할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다. 메모리 인터페이스(2130)는, 메모리 장치(2200)로부터 수신되는 리드 데이터를 오류 정정 회로(2150)에게 제공할 수 있다. 메모리 인터페이스(2130)는, 메모리 장치(2200)로부터 수신되는 제 1 메모리 셀들의 개수에 대한 정보를 중앙 처리 장치(2120)에게 제공할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 호스트(1000)로부터 수신된 데이터는, 프로그램 동작이 완료될 때까지 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 수신된 리드 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
오류 정정 회로(2150)는, 프로그램 동작 시 오류 정정 인코딩을 수행할 수 있고, 리드 동작 시 오류 정정 디코딩을 수행할 수 있다. 오류 정정 디코딩 시, 경판정 디코딩(hard decision decoding) 또는 연판정 디코딩(soft decision decoding) 중 적어도 하나가 수행될 수 있다. 예를 들어, 오류 정정 회로(2150)는, BCH(Bose, Chaudhri, Hocquenghem) 또는 LDPC(Low Density Parity Check) 중 적어도 하나를 이용하여 오류 정정 디코딩을 수행할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
오류 정정 회로(2150)는 프로그램 데이터에 대하여 오류 정정 인코딩을 수행하고, 리드 데이터에 대하여 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는 일정 수준의 오류 정정 능력을 가질 수 있다. 예를 들어, 오류 정정 회로(2150)는, 리드 데이터에 오류 정정 능력을 초과하지 않는 수의 오류 비트가 존재하는 경우, 리드 데이터에 포함된 오류를 검출하고 정정할 수 있다. 오류 정정 회로(2150)의 오류 정정 능력을 초과하지 않는 최대의 오류 비트의 수를, 최대 허용 오류 비트의 수라 할 수 있다. 만약, 리드 데이터에 최대 허용 오류 비트의 수를 초과하는 오류 비트가 존재하는 경우라면, 오류 정정 디코딩은 페일(fail)될 수 있다.
오류 정정 회로(2150)는, 리드 데이터에 대한 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는, 리드 데이터에 대한 오류 정정 디코딩이 패스되거나 페일되는 경우 이를 중앙 처리 장치(2120)에게 통지할 수 있다. 이에 따라, 중앙 처리 장치(2120)는, 리드 데이터에 대한 오류 정정 디코딩이 패스된 경우 디코딩된 코드워드를 호스트(1000)에게 전송할 수 있고, 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우 최적 리드 전압 세트를 결정하기 위한 동작을 수행하거나 호스트(1000)에게 오류를 정정할 수 없음을 통지할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)의 맵핑 테이블을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 제 1 테이블 및 제 2 테이블을 저장할 수 있다.
도 3은 도 1 및 도 2에 도시된 메모리 장치를 설명하기 위한 예시도이다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 주변 회로들(peripheral circuits; 2220) 및 메모리 셀 어레이(memory cell array; 2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generator; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도 2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
일 실시 예에서, 제어 로직(2210)은, A 타입의 리드 커맨드가 수신되는 경우, 타겟 저장 영역에 포함된 메모리 셀들의 비트 값들이 메모리 컨트롤러(2100)에게 출력될 수 있도록 주변 회로들(2220)을 제어할 수 있다.
일 실시 예에서, 제어 로직(2210)은, B 타입의 리드 커맨드가 수신되는 경우, 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대응하여 제 1 비트 값을 나타내는 제 1 메모리 셀들의 개수를 산출하고, 제 1 메모리 셀들의 개수 정보가 메모리 컨트롤러(2100)에게 출력될 수 있도록 입출력 회로(2226)를 제어할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 4는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 4에는, 일 예로서, 3-비트 MLC 방식으로 구동되는 메모리 셀들의 문턱 전압 분포가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 도 4에서, 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 문턱 전압(Vth)에 대응하는 메모리 셀들의 개수(#Cells)를 나타낸다.
3-비트 MLC 방식으로 구동되는 메모리 셀들은, 소거 상태 및 제 1 프로그램 상태 내지 제 7 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 가질 수 있다.
이상적인 문턱 전압 분포들(이하, 디폴트 문턱 전압 분포들)은 서로 겹치지 않을 수 있다. 예를 들어, 메모리 셀들에 대한 프로그램 동작이 수행된 직후, 소거 상태에 대응하는 문턱 전압 분포(E0), 제 1 프로그램 상태에 대응하는 문턱 전압 분포(P1), 제 2 프로그램 상태에 대응하는 문턱 전압 분포(P2), 제 3 프로그램 상태에 대응하는 문턱 전압 분포(P3), 제 4 프로그램 상태에 대응하는 문턱 전압 분포(P4), 제 5 프로그램 상태에 대응하는 문턱 전압 분포(P5), 제 6 프로그램 상태에 대응하는 문턱 전압 분포(P6) 및 제 7 프로그램 상태에 대응하는 문턱 전압 분포(P7)는 서로 겹치지 않을 수 있다.
메모리 셀들이 갖는 상태들은, 디폴트 리드 전압 세트(R1~R7)에 의하여 구분될 수 있다. 예를 들어, 리드 동작 시, 디폴트 리드 전압 세트(R1~R7)가 이용될 수 있다. 이 때, 디폴트 리드 전압(R1)은 소거 상태(E)에 대응하는 메모리 셀들과 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들을 구분하는 데 이용될 수 있고, 디폴트 리드 전압(R2)은 제 1 프로그램 상태(P1)에 대응하는 메모리 셀들과 제 2 프로그램 상태(P2)에 대응하는 메모리 셀들을 구분하는 데 이용될 수 있다. 디폴트 리드 전압들(R3~R7)에 대하여도 동일한 원리가 적용될 수 있다.
도 5 내지 도 8은 스트레스 유형에 따른 문턱 전압 분포들의 천이 특성을 설명하기 위한 예시도이다.
스트레스를 받은 메모리 셀들의 문턱 전압 분포들 중 적어도 하나가 천이될 수 있다. 문턱 전압 분포가 천이된다는 것은, 메모리 셀들이 받은 스트레스에 따라 디폴트 문턱 전압 분포가 좌측(문턱 전압이 낮아지는 방향) 또는 우측(문턱 전압이 높아지는 방향)으로 이동하는 것을 의미할 수 있다. 메모리 셀들이 받은 스트레스의 유형에 따라 문턱 전압 분포들의 천이 특성이 상이하게 나타날 수 있다.
스트레스 유형은, 예를 들어, 프로그램/소거 사이클(program/erase cycle; P/E cycle), 리텐션 타임(retention time), 온도(temperature) 또는 리드 디스터브(read disturb) 중 적어도 하나와 관련될 수 있다. 프로그램/소거 사이클은, 메모리 셀들에 대하여 수행된 프로그램 동작 및 소거 동작의 횟수를 의미할 수 있다. 리텐션 타임은, 메모리 셀들에 대한 프로그램 동작이 수행된 후부터 경과한 시간을 의미할 수 있다. 온도는, 메모리 셀들이 동작하는 환경의 온도를 나타낼 수 있다. 리드 디스터브는, 반복적인 리드 동작으로 인하여 메모리 셀들의 문턱 전압이 달라지는 현상을 의미할 수 있다.
도 5에는, 일 예로서, 제 1 천이 특성을 나타내는 문턱 전압 분포들(E0, P1′~P7′)이 도시되었다. 도 5를 참조하면, 프로그램 상태들에 대응하는 문턱 전압 분포들(P1′~P7′)이, 도 4에 도시된 디폴트 문턱 전압 분포들(P1~P7)에 비하여 좌측으로 이동하였음을 알 수 있다. 이러한 천이 특성은, 예를 들어, 메모리 셀들이 낮은 온도 환경에서 동작하는 경우에 나타날 수 있다.
도 6에는, 일 예로서, 제 2 천이 특성을 나타내는 문턱 전압 분포들(E0, P1′~P7′)이 도시되었다. 도 6을 참조하면, 프로그램 상태들에 대응하는 문턱 전압 분포들(P1′~P7′)이 도 4에 도시된 디폴트 문턱 전압 분포들(P1~P7)에 비하여 우측으로 이동하였음을 알 수 있다. 이러한 천이 특성은, 예를 들어, 메모리 셀들이 높은 온도 환경에서 동작하는 경우에 나타날 수 있다.
도 7에는, 일 예로서, 제 3 천이 특성을 나타내는 문턱 전압 분포들(E0, P1~P3, P4′~P7′)이 도시되었다. 도 7을 참조하면, 프로그램 상태들에 대응하는 문턱 전압 분포들(P4′~P7′)이 도 4에 도시된 디폴트 문턱 전압 분포들(P4~P7)에 비하여 좌측으로 이동하였음을 알 수 있다. 이러한 천이 특성은, 예를 들어, 프로그램/소거 사이클이 높은 메모리 셀들에서 리텐션 타임이 길어지는 경우에 나타날 수 있다.
도 8에는, 일 예로서, 제 4 천이 특성을 나타내는 문턱 전압 분포들(E0′, P1′~P3′, P4~P7)이 도시되었다. 도 8을 참조하면, 소거 상태에 대응하는 문턱 전압 분포(E0′) 및 프로그램 상태들에 대응하는 문턱 전압 분포들(P1′~P3′)이 도 4에 도시된 디폴트 문턱 전압 분포들(E0, P1~P3)에 비하여 우측으로 이동하였음을 알 수 있다. 이러한 천이 특성은, 예를 들어, 메모리 셀들이 리드 디스터브의 영향을 받은 경우에 나타날 수 있다.
도 5 내지 도 8을 참조하면, 소정의 상태에 대응하는 문턱 전압 분포가 다른 상태에 대응하는 문턱 전압 분포와 중첩되거나, 소정의 상태에 대응하는 문턱 전압 분포가 상기 소정의 상태에 대응하는 디폴트 리드 전압에 걸쳐 있음을 알 수 있다.
만약, 도 5 내지 도 8에 도시된 바와 같이 문턱 전압 분포들이 변경된 상태에서 디폴트 리드 전압들(R1~R7)을 이용하여 리드 동작이 수행되는 경우, 리드 데이터에 많은 오류 비트가 존재할 수 있다. 만약, 리드 데이터에 포함된 오류 비트의 수가 오류 정정 회로가 정정할 수 있는 최대 허용 오류 비트의 수를 초과하는 경우 오류 정정 디코딩은 페일될 수 있다.
도 9 내지 도 11은 문턱 전압 분포들의 천이 특성을 설명하기 위한 예시도이다.
도 9 내지 도 11을 참조하여 설명하는 실시 예에서, 문턱 전압 분포들 각각에 대응하는 메모리 셀들의 개수는 100개인 것으로 가정한다. 즉, 메모리 셀들이 가질 수 있는 상태당 메모리 셀의 평균 개수는 100개인 것으로 가정한다.
리드 동작 시, 디폴트 리드 전압(Ri)보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 비트 값(예를 들어, '1')을 나타내고, 디폴트 리드 전압(Ri)보다 높은 문턱 전압을 갖는 메모리 셀들은 제 2 비트 값(예를 들어, '0')을 나타낼 수 있다.
B 타입의 리드 커맨드에 대응하여, 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들(Ri) 각각에 대응하는 제 1 메모리 셀들의 개수(#onesRi)가 확인될 수 있다.
i번째 디폴트 리드 전압(Ri)에 대응하는 천이 특성(Qi)은 <수학식 1>에 따라 계산될 수 있다.
Figure pat00001
#Cells_avg는 상태당 메모리 셀의 평균 개수를 나타낸다.
예를 들어, i가 1인 경우, 문턱 전압 분포(S(i-1))는 소거 상태에 대응할 수 있고, 문턱 전압 분포(Si)는 제 1 프로그램 상태(P1)에 대응할 수 있다. 예를 들어, i가 4인 경우 문턱 전압 분포(S(i-1))는 제 3 프로그램 상태(P3)에 대응할 수 있고, 문턱 전압 분포(Si)는 제 4 프로그램 상태(P4)에 대응할 수 있다.
예를 들어, 도 9에 도시된 예에서, i가 4이고, 제 1 메모리 셀들의 개수(#onesRi)가 400개라고 가정할 때, 천이 특성(Qi)은 0이 될 것이다. 이는, 디폴트 리드 전압(Ri)에 인접한 문턱 전압 분포들(S(i-1), Si)이 서로 겹치지 않음을 의미한다.
예를 들어, 도 10에 도시된 예에서, i가 4이고, 제 1 메모리 셀들의 개수(#onesRi)가 430개라고 가정할 때, 천이 특성(Qi)은 30이 될 것이다. 천이 특성(Qi)이 양수인 경우, 이는 문턱 전압 분포(S′i)가 디폴트 리드 전압(Ri)을 넘어 좌측으로 천이되었음을 의미한다.
예를 들어, 도 11에 도시된 예에서, i가 4이고, 제 1 메모리 셀들의 개수(#onesRi)가 370개라고 가정할 때, 천이 특성(Qi)은 -30이 될 것이다. 천이 특성(Qi)이 음수인 경우, 이는 문턱 전압 분포(S′(i-1))가 디폴트 리드 전압(Ri)을 넘어 우측으로 천이되었음을 의미한다.
타겟 저장 영역에 대응하는 문턱 전압 분포들의 천이 특성은, 타겟 저장 영역에 포함된 메모리 셀들이 받은 스트레스의 유형에 따라 다르게 나타날 수 있다. 따라서, 타겟 저장 영역에 대응하는 문턱 전압 분포들의 천이 특성이 확인되면, 타겟 저장 영역이 포함된 메모리 셀들이 받은 스트레스의 유형이 확인될 수 있다.
도 12는 제 1 테이블을 설명하기 위한 예시도이다.
제 1 테이블에는, 메모리 장치에 포함된 저장 영역들 중 적어도 하나의 저장 영역에 대응하여 해당 저장 영역에 포함된 메모리 셀들이 받은 스트레스의 유형이 맵핑될 수 있다.
도 12에는, 일 예로서, 저장 영역 1 및 저장 영역 5에 대응하여 제 1 스트레스 유형이 맵핑되고, 저장 영역 2 및 저장 영역 6에 대응하여 제 2 스트레스 유형이 맵핑되고, 저장 영역 3에 대응하여 제 3 스트레스 유형이 맵핑되고, 저장 영역 4에 대응하여 제 4 스트레스 유형이 맵핑된 예가 도시되었다.
맵핑된 스트레스 유형들은 스트레스 유형 관리부에 의하여 갱신될 수 있다.
도 13은 제 2 테이블을 설명하기 위한 예시도이다.
제 2 테이블에는, 스트레스 유형들 각각에 대응하여 적응적 리드 전압 세트가 설정될 수 있다.
도 13에는, 일 예로서, 제 1 스트레스 유형에 대응하여 적응적 리드 전압 세트(R1t1, R2t1, R3t1, R4t1, R5t1, R6t1, R7t1)가 설정되고, 제 2 스트레스 유형에 대응하여 적응적 리드 전압 세트(R1t2, R2t2, R3t2, R4t2, R5t2, R6t2, R7t2)가 설정되고, 제 3 스트레스 유형에 대응하여 적응적 리드 전압 세트(R1t3, R2t3, R3t3, R4t3, R5t3, R6t3, R7t3)가 설정되고, 제 4 스트레스 유형에 대응하여 적응적 리드 전압 세트(R1t4, R2t4, R3t4, R4t4, R5t4, R6t4, R7t4)가 설정된 예가 도시되었다.
설정된 적응적 리드 전압 세트들은, 리드 전압 세트 관리부에 의하여 갱신될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(1401)에서, 타겟 저장 영역에 대한 리드 동작이 요청될 수 있다. 예를 들어, 호스트로부터 타겟 저장 영역에 대한 리드 동작이 요청될 수 있다. 예를 들어, 메모리 컨트롤러가 자체적으로 타겟 저장 영역에 대한 리드 동작이 필요하다고 판단한 경우 리드 동작이 요청된다고 할 수 있다. 예를 들어, 메모리 컨트롤러는, 포그라운드 동작을 수행 중이지 않은 경우(즉, 아이들 구간에서) 또는 타겟 저장 영역에 마지막으로 액세스한 시점으로부터 설정된 시간이 경과한 경우에 타겟 저장 영역에 대한 리드 동작이 필요하다고 판단할 수 있다.
단계(1403)에서, 메모리 컨트롤러는, 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있는지 여부를 확인할 수 있다. 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있는 경우 단계(1405a)가 진행되고, 그렇지 않은 경우 단계(1405b)가 진행될 수 있다.
단계(1403)의 판단 결과 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있다고 확인되어 진행한 단계(1405a)에서, 메모리 컨트롤러는, 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택할 수 있다. 메모리 컨트롤러는, 선택된 적응적 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 메모리 장치를 제어할 수 있다.
단계(1403)의 판단 결과 타겟 저장 영역에 대응하여 스트레스 유형이 맵핑되어 있지 않다고 확인되어 진행한 단계(1405b)에서, 메모리 컨트롤러는, 디폴트 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 메모리 장치를 제어할 수 있다.
단계(1407)에서, 메모리 컨트롤러는, 메모리 장치로부터 적응적 리드 전압 세트에 대응하는 리드 데이터를 수신하거나, 또는 디폴트 리드 전압 세트에 대응하는 리드 데이터를 수신할 수 있다.
단계(1409)에서, 메모리 컨트롤러는, 리드 데이터에 대한 오류 정정 디코딩을 수행하고, 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 오류 정정 디코딩이 패스된 경우 단계(1411)가 진행되고, 오류 정정 디코딩이 페일된 경우 단계(1421)가 진행될 수 있다.
단계(1409)의 판단 결과 오류 정정 디코딩이 패스되었다고 판단하여 진행한 단계(1411)에서, 메모리 컨트롤러는, 디코딩된 코드워드를 전송하는 동작 또는 적응적 리드 전압 세트를 유지하는 동작 중 적어도 하나를 수행할 수 있다. 예를 들어, 단계(1401)에서 호스트로부터 타겟 저장 영역에 대한 리드 동작이 요청된 경우, 단계(1411)에서 메모리 컨트롤러는 호스트에게 디코딩된 코드워드를 전송할 수 있다. 예를 들어, 단계(1401)에서 메모리 컨트롤러가 자체적으로 타겟 저장 영역에 대한 리드 동작이 필요하다고 판단한 경우, 단계(1411)에서 디코딩된 코드워드의 전송은 이루어지지 않을 수 있다. 예를 들어, 적응적 리드 전압 세트를 이용한 단계(1405a)가 수행된 경우, 단계(1411)에서 메모리 컨트롤러는 적응적 리드 전압 세트를 유지할 수 있다.
단계(1409)의 판단 결과 오류 정정 디코딩이 페일되었다고 판단하여 진행한 단계(1421)에서, 메모리 컨트롤러는, 타겟 저장 영역에 대응하는 최적 리드 전압 세트를 결정할 수 있다. 예를 들어, 메모리 컨트롤러는, 타겟 저장 영역에 대하여 밸리 서치 동작을 수행하고, 밸리 서치 동작을 통하여 찾아진 밸리에 해당하는 전압들을 타겟 저장 영역에 대응하는 최적 리드 전압 세트로 결정할 수 있다.
단계(1423)에서, 메모리 컨트롤러는, 최적 리드 전압 세트를 이용하여 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 메모리 장치를 제어할 수 있다.
단계(1425)에서, 메모리 컨트롤러는, 메모리 장치로부터 최적 리드 전압 세트에 대응하는 리드 데이터를 수신할 수 있다.
단계(1427)에서, 메모리 컨트롤러는, 리드 데이터에 대한 오류 정정 디코딩을 수행하고, 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 오류 정정 디코딩이 패스된 경우 단계(1429)가 진행되고, 오류 정정 디코딩이 페일된 경우 단계(1441)가 진행될 수 있다.
단계(1427)의 판단 결과 오류 정정 디코딩이 패스되었다고 판단하여 진행한 단계(1429)에서, 메모리 컨트롤러는, 타겟 저장 영역에 대응하는 스트레스 유형을 확인할 수 있다. 단계(1427)에 대한 좀 더 상세한 예가 도 15를 참조하여 후술된다.
단계(1431)에서, 메모리 컨트롤러는, 디코딩된 코드워드를 전송하는 동작 또는 적응적 리드 전압 세트를 설정하는 동작 중 적어도 하나를 수행할 수 있다. 예를 들어, 단계(1401)에서 호스트로부터 타겟 저장에 대한 리드 동작이 요청된 경우, 단계(1431)에서 메모리 컨트롤러는 호스트에게 디코딩된 코드워드를 전송할 수 있다. 예를 들어, 단계(1401)에서 메모리 컨트롤러가 자체적으로 타겟 저장 영역에 대한 리드 동작이 필요하다고 판단한 경우, 단계(1431)에서 디코딩된 코드워드의 전송은 이루어지지 않을 수 있다. 예를 들어, 적응적 리드 전압 세트를 이용한 단계(1405a)가 수행된 경우, 단계(1431)에서 메모리 컨트롤러는 스트레스 유형에 대응하여 맵핑되어 있는 적응적 리드 전압 세트를 최적 리드 전압 세트로 변경할 수 있다. 예를 들어, 디폴트 리드 전압 세트를 이용한 단계(1405b)가 수행된 경우, 단계(1431)에서 메모리 컨트롤러는 최적 리드 전압 세트를 스트레스 유형에 대응하는 적응적 리드 전압 세트로 설정할 수 있다.
한편, 단계(1427)의 판단 결과 오류 정정 디코딩이 페일되었다고 판단하여 진행한 단계(1441)에서, 메모리 컨트롤러는, 타겟 저장 영역에서 오류가 발생하였음을 호스트에게 통지할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 15에 도시된 단계(1429)는, 도 14에 도시된 단계(1427)로부터 진행될 수 있다.
단계(1429a)에서, 메모리 컨트롤러는, 디폴트 리드 전압 세트를 이용하여 리드 동작이 수행될 수 있도록 메모리 장치를 제어할 수 있다. 여기서, 메모리 컨트롤러는, B 타입의 커맨드를 메모리 장치에게 전송할 수 있다.
단계(1429b)에서, 메모리 컨트롤러는, 메모리 장치로부터 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대응하는 제 1 메모리 셀들의 개수 정보를 수신할 수 있다.
단계(1429c)에서, 메모리 컨트롤러는, 디폴트 리드 전압들 각각에 대응하는 제 1 메모리 셀들의 개수 정보를 기반으로, 타겟 저장 영역에 대응하는 문턱 전압 분포들의 천이 특성을 확인할 수 있다.
단계(1429d)에서, 메모리 컨트롤러는, 타겟 저장 영역에 대응하는 문턱 전압 분포들의 천이 특성을 기반으로, 타겟 저장 영역에 대응하는 스트레스 유형을 확인할 수 있다.
단계(1429e)에서, 메모리 컨트롤러는, 확인된 스트레스 유형을 타겟 저장 영역에 대응되게 맵핑할 수 있다.
이후, 도 14에 도시된 단계(1431)가 진행될 수 있다.
도 16은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 16에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
도 17은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 17에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 또는 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 17에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 17에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 18은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m'개의 스트링들이 배열될 수 있다. 도 18에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 18의 제 1 메모리 블록(BLK1)은 도 17의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 20은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 20를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 21은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 22는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 호스트
2100: 메모리 컨트롤러
2120: 중앙 처리 장치
2120a: 커맨드 생성부
2120b: 스트레스 유형 관리부
2120c: 리드 전압 세트 관리부
2200: 메모리 장치

Claims (16)

  1. 메모리 장치에 포함된 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 스트레스 유형 관리부;
    상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포를 서로 상이하게 천이시킬 수 있는 복수의 스트레스 유형들에 대응하는 적응적 리드 전압 세트들 중, 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택하는 리드 전압 세트 관리부; 및
    상기 선택된 적응적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 커맨드 생성부
    를 포함하는 메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 스트레스 유형 관리부는,
    상기 메모리 장치에 포함된 복수의 저장 영역들 중 적어도 하나의 저장 영역에 대응하여 스트레스 유형이 맵핑된 제 1 테이블을 참조하여, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는
    메모리 컨트롤러.
  3. 제 1 항에 있어서, 상기 스트레스 유형 관리부는,
    상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들의 천이 특성을 기반으로, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는
    메모리 컨트롤러.
  4. 제 3 항에 있어서, 상기 천이 특성은,
    디폴트 문턱 전압 분포들에 비하여 상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포가 천이된 방향과 관련된
    메모리 컨트롤러.
  5. 제 3 항에 있어서, 상기 스트레스 유형 관리부는,
    디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대하여 상기 타겟 저장 영역에 포함된 메모리 셀들 중 제 1 비트 값을 나타내는 제 1 메모리 셀들의 개수를 기반으로, 상기 문턱 전압 분포들의 천이 특성을 확인하는
    메모리 컨트롤러.
  6. 제 5 항에 있어서, 상기 커맨드 생성부는,
    상기 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대응하는 제 1 메모리 셀들의 개수 정보를 전송하여 줄 것을 요청하는 제 3 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는
    메모리 컨트롤러.
  7. 제 1 항에 있어서, 상기 리드 전압 세트 관리부는,
    상기 제 1 리드 커맨드에 응답하여 상기 메모리 장치로부터 수신되는 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 상기 타겟 저장 영역에 대응하는 최적 리드 전압 세트를 결정하고,
    상기 최적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 2 리드 커맨드를 생성할 것을 상기 커맨드 생성부에게 요청하고,
    상기 제 2 리드 커맨드에 응답하여 상기 메모리 장치로부터 수신되는 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 상기 최적 리드 전압 세트를 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트로 설정하는
    메모리 컨트롤러.
  8. 제 1 항에 있어서, 상기 스트레스 유형들은,
    프로그램/소거 사이클, 리텐션 타임, 온도 또는 리드 디스터브 중 적어도 하나와 관련된
    메모리 컨트롤러.
  9. 메모리 장치에 포함된 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계;
    상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포를 서로 상이하게 천이시킬 수 있는 복수의 스트레스 유형들에 대응하는 적응적 리드 전압 세트들 중, 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트를 선택하는 단계; 및
    상기 선택된 적응적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 1 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  10. 제 9 항에 있어서, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계는,
    상기 메모리 장치에 포함된 복수의 저장 영역들 중 적어도 하나의 저장 영역에 대응하여 스트레스 유형이 맵핑된 제 1 테이블을 참조하여, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  11. 제 9 항에 있어서, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계는,
    상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들의 천이 특성을 기반으로, 상기 타겟 저장 영역에 대응하는 스트레스 유형을 확인하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  12. 제 11 항에 있어서, 상기 천이 특성은,
    디폴트 문턱 전압 분포들에 비하여 상기 타겟 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포들 중 적어도 하나의 문턱 전압 분포가 천이된 방향과 관련된
    메모리 컨트롤러의 동작 방법.
  13. 제 11 항에 있어서,
    디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대하여 상기 타겟 저장 영역에 포함된 메모리 셀들 중 제 1 비트 값을 나타내는 제 1 메모리 셀들의 개수를 기반으로, 상기 문턱 전압 분포들의 천이 특성을 확인하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 13 항에 있어서,
    상기 디폴트 리드 전압 세트에 포함된 디폴트 리드 전압들 각각에 대응하는 제 1 메모리 셀들의 개수 정보를 전송하여 줄 것을 요청하는 제 3 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  15. 제 9 항에 있어서,
    상기 제 1 리드 커맨드에 응답하여 상기 메모리 장치로부터 수신되는 리드 데이터에 대한 오류 정정 디코딩이 페일되는 경우, 상기 타겟 저장 영역 대응하는 최적 리드 전압 세트를 결정하는 단계;
    상기 최적 리드 전압 세트를 이용하여 상기 타겟 저장 영역에 대한 리드 동작이 수행될 수 있도록 제 2 리드 커맨드를 생성하여 상기 메모리 장치에게 전송하는 단계; 및
    상기 제 2 리드 커맨드에 응답하여 상기 메모리 장치로부터 수신되는 리드 데이터에 대한 오류 정정 디코딩이 패스되는 경우, 상기 최적 리드 전압 세트를 상기 확인된 스트레스 유형에 대응하는 적응적 리드 전압 세트로 설정하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  16. 제 9 항에 있어서, 상기 스트레스 유형들은,
    프로그램/소거 사이클, 리텐션 타임, 온도 또는 리드 디스터브 중 적어도 하나와 관련된
    메모리 컨트롤러의 동작 방법.
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