KR20200050731A - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은, 서든 파워 오프가 발생한 경우 최소한의 구간에 대하여 오버라이트 동작을 수행하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다. 본 기술은, 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 파워-온(power-on) 되면, 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하는 페이지 검색부; 및 상기 검색된 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트 동작을 수행하는 오버라이트 수행부를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Memory controller, memory system having the memory controller and operating method thereof}
본 발명은, 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 오버라이트 동작을 수행하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 컨트롤러(memory controller) 및 메모리 장치(memory device)를 포함할 수 있다.
메모리 장치는 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
본 발명의 실시 예들은, 서든 파워 오프가 발생한 경우 최소한의 구간에 대하여 오버라이트 동작을 수행하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 파워-온(power-on) 되면, 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하는 페이지 검색부; 및 상기 검색된 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트 동작을 수행하는 오버라이트 수행부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 전원이 온(on) 되면, 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하는 단계; 및 상기 검색된 페이지에 포함된 복수의 청크(chunk)들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트(over-write) 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 복수의 페이지들을 포함하는 메모리 장치; 및 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 전원이 온(on) 되면 상기 서든 파워 오프가 발생한 시점에 상기 프로그램 동작이 수행 중이던 페이지를 검색하고, 상기 검색된 페이지에 포함된 복수의 청크(chunk)들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트(over-write) 동작을 수행하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면, 서든 파워 오프가 발생한 시점의 문턱 전압 분포가 잘 유지될 수 있다.
본 기술에 따르면, 메모리 시스템의 성능 분석 단계에서 서든 파워 오프가 발생한 시점의 문턱 전압 분포를 활용할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 도 2에 도시된 중앙 처리 장치를 설명하기 위한 예시도이다.
도 4는 서든 파워 오프가 발생하지 않은 경우 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 5는 서든 파워 오프가 발생한 경우 대상 페이지에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 6은 서든 파워 오프가 발생한 경우 대상 페이지의 전체 구간에 대하여 오버라이트 동작이 수행된 경우의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 7 내지 도 9는 본 발명의 실시 예들에 따라 대상 페이지의 일부 구간에 대하여 오버라이트 동작을 수행하는 방법을 설명하기 위한 예시도이다.
도 10은 본 발명의 실시 예들에 따라 대상 페이지의 일부 구간에 대하여 오버라이트 동작이 수행된 경우의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 13은 메모리 블록을 설명하기 위한 예시도이다.
도 14는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 15는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 16 내지 도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 메모리 시스템(2000)과 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 프로그램(program) 동작 또는 오버라이트(over-write) 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다. 리드(read) 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송하고 메모리 장치(2200)로부터 리드 데이터를 수신할 수 있다. 소거(erase) 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성(volatile) 메모리 장치(2200), 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성(non-volatile) 메모리 장치로 이루어질 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 오버라이트 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는 데이터를 저장하는 복수의 메모리 블록(memory block)들을 포함할 수 있으며, 각각의 메모리 블록은 데이터를 저장하는 복수의 페이지(page)들을 포함할 수 있다. 각각의 페이지는, 복수의 청크(chunk)들을 포함할 수 있다. 각각의 청크들은, 사용자 데이터가 저장되는 데이터 영역 및 사용자 데이터에 대응하는 패리티(parity)가 저장되는 패리티 영역을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 에러 정정 회로(error correction circuit; 2150) 및 내부 메모리(internal memory; 2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 에러 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 및 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜(interface protocol)을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 데이터를 버퍼 메모리(2140)에게 전달하고, 호스트(1000)로부터 수신되는 프로그램 요청(program request)을 중앙 처리 장치(2120)에게 전달할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램 동작, 오버라이트 동작, 리드 동작 및 소거 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)의 동작을 제어하기 위하여 호스트(1000)로부터 입력된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 내부 메모리(2160)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 중앙 처리 장치(2120)는, 메모리 장치(2200)에 새로운 데이터가 프로그램되거나, 메모리 장치(2200)에 저장되어 있는 데이터가 소거되는 경우 어드레스 맵핑 테이블을 갱신할 수 있다.
중앙 처리 장치(2120)는, 데이터를 랜덤화(randomizing)하거나 랜덤화된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 프로그램 동작 시에 데이터를 랜덤화하여 메모리 장치(2200)에게 전송할 수 있고, 리드 동작 시에 메모리 장치(2200)로부터 수신되는 리드 데이터를 디랜덤화할 수 있다.
중앙 처리 장치(2120)는, 메모리 장치(2200)에 포함된 복수의 페이지들 각각이 유효한 데이터를 저장하는 유효 페이지(valid page)인지 또는 무효한 데이터를 저장하는 무효 페이지(invalid page)인지 여부를 관리할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 프로그램 동작이 완료될 때까지 호스트(1000)로부터 수신된 프로그램 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 수신된 리드 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
에러 정정 회로(2150)는, 프로그램 동작 또는 리드 동작 시 에러 검출을 위한 에러 정정 인코딩 및 에러 정정 디코딩을 수행할 수 있다. 에러 정정 회로(2150)는 일정 수준의 에러 정정 능력을 가질 수 있다. 예를 들어, 에러 정정 회로(2150)는, 데이터에 에러 정정 능력을 초과하지 않는 수의 에러 비트가 존재하는 경우, 데이터에 포함된 에러를 검출하고 정정할 수 있다. 에러 정정 회로(2150)의 에러 정정 능력을 초과하지 않는 최대의 에러 비트의 수를, 최대 허용 에러 비트의 수라 할 수 있다. 만약, 데이터가 최대 허용 에러 비트의 수를 초과하는 에러 비트를 포함하는 경우, 데이터에 대한 에러 정정은 실패될 것이다. 이러한 데이터는, UECC(uncorrectable error correction code) 데이터라 언급될 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)가 맵핑된 어드레스 맵핑 테이블을 저장할 수 있다.
도 3은 도 2에 도시된 중앙 처리 장치를 설명하기 위한 예시도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 중앙 처리 장치(2120)는, 전원 감지부(2120a), 페이지 검색부(2120b), 오버라이트 수행부(2120c) 및 더미 데이터 관리부(2120d)를 포함할 수 있다.
전원 감지부(2120a)는, 메모리 시스템(2000)에 공급되는 전원을 모니터링하고, 메모리 시스템(2000)에 전원 공급이 갑자기 중단되는 서든 파워 오프(sudden power off; SPO)를 감지할 수 있다. 만약, 프로그램 동작 중에 서든 파워 오프가 발생하는 경우, 메모리 장치(2200)에 프로그램된 데이터의 신뢰성이 보장될 수 없을 것이다. 따라서, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 무효 페이지로 처리해야 할 것이다. 이하에서, 본 발명의 실시 예들을 설명함에 있어, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 경우를 가정한다.
전원 감지부(2120a)는, 메모리 시스템(2000)에 전원이 공급되는 파워-온(power-on)을 감지할 수 있다. 전원 감지부(2120a)는, 서든 파워 오프가 발생한 이후, 메모리 시스템(2000)이 파워-온 되는 경우, 이를 페이지 검색부(2120b)에게 통지할 수 있다.
페이지 검색부(2120b)는, 전원 감지부(2120a)로부터 서든 파워 오프가 발생한 이후에 파워-온이 되었음을 통지받는 경우, 메모리 장치(2200)에 포함된 페이지들 중 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색할 수 있다. 예를 들어, 페이지 검색부(2120b)는, 이진 검색 알고리즘(binary search algorithm) 등을 이용하여, 메모리 장치(2200)에 포함된 페이지들 중 가장 마지막으로 데이터가 프로그램된 페이지를 검색할 수 있다. 가장 마지막으로 데이터가 프로그램된 페이지는, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지일 수 있다. 이하, 설명의 편의를 위하여, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를, 대상 페이지라 한다. 페이지 검색부(2120b)는, 대상 페이지에 대한 정보, 예를 들어 물리 어드레스에 대한 정보를 오버라이트 수행부(2120c)에게 제공할 수 있다.
오버라이트 수행부(2120c)는, 페이지 검색부(2120b)로부터 대상 페이지에 대한 정보가 수신되는 경우, 대상 페이지에 오버라이트 동작을 수행할 수 있다. 오버라이트 동작은, 오버라이트의 대상이 되는 페이지에 UECC 가 발생하도록 해당 페이지를 더미 데이터로 프로그램하는 동작일 수 있다.
전술한 바와 같이, 중앙 처리 장치(2120)는, 메모리 장치(2200)에 포함된 페이지들 각각이 유효 페이지인지 또는 무효 페이지인지 여부를 관리할 수 있다. 만약, 하나의 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에만 UECC가 발생하더라도 중앙 처리 장치(2120)는 해당 청크가 속한 페이지 전체를 UECC 처리할 수 있다. 즉, 중앙 처리 장치(2120)는, 하나의 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에만 UECC가 발생하더라도, 해당 청크가 속한 페이지의 모든 데이터들은 에러 정정이 불가능하다고 판단하고, 해당 페이지를 무효 페이지로 처리할 수 있다. 따라서, 본 발명의 실시 예들에서는, 대상 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에만 UECC가 발생하도록 오버라이트 동작을 수행할 수 있다. 이러한 경우, 대상 페이지의 문턱 전압 분포가 비교적 잘 보존되어, 추후 메모리 시스템의 성능 분석 과정에서 유용한 자료로 활용될 수 있다.
일 실시 예에서, 오버라이트 수행부(2120c)는, 대상 페이지에 포함된 복수의 청크들 중 오버라이트 동작을 수행할 어느 하나의 청크를 선택하고, 선택된 어느 하나의 청크에 대하여만 오버라이트 동작을 수행할 수 있다. 이하, 설명의 편의를 위하여, 대상 페이지에 포함된 복수의 청크들 중 오버라이트 동작을 수행하기 위하여 선택된 청크를, 대상 청크라 한다.
일 실시 예에서, 오버라이트 수행부(2120c)는, 대상 청크의 전체 구간에 대하여 오버라이트 동작을 수행할 수 있다. 예를 들어, 대상 청크가 2Kbits의 길이를 갖는다고 가정할 때, 오버라이트 수행부는 2Kbits 전체 구간에 대하여 오버라이트 동작을 수행할 수 있다.
일 실시 예에서, 오버라이트 수행부(2120c)는, 대상 대상 청크의 일부 구간에 대하여 오버라이트 동작을 수행할 수 있다. 이 때, 에러 정정 회로(2150)의 에러 정정 능력이 고려될 수 있다. 예를 들어, 대상 청크가 2Kbits의 길이를 갖고 에러 정정 능력에 대응하는 최대 허용 에러 비트의 수가 200bits이라고 가정할 때, 오버라이트 수행부(2120c)는, 대상 청크에서 200bits 초과의 에러가 발생하도록 오버라이트 동작을 수행할 수 있다. 이 때, 오버라이트 수행부(2120c)는, 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값만큼의 구간에 대하여 오버라이트 동작을 수행할 수 있다. 예를 들어, 최대 허용 에러 비트의 수가 200bits이고 설정된 가중치가 2라고 가정할 때, 오버라이트 수행부(2120c)는 대상 400bits 구간에 대하여 오버라이트 동작을 수행할 수 있다.
일 실시 예에서, 오버라이트 수행부(2120c)는, 대상 청크에 포함된 데이터 영역 및 패리티 영역 중 패리티 영역에만 오버라이트 동작을 수행할 수도 있다.
오버라이트 수행부(2120c)는, 오버라이트 동작을 수행하는 데 필요한 더미 데이터들을 더미 데이터 관리부(2120d)에 요청할 수 있다. 이 때, 오버라이트 수행부(2120c)는, 오버라이트 동작을 수행하는 데 필요한 더미 데이터의 사이즈 정보를 더미 데이터 관리부(2120d)에게 제공할 수 있다.
더미 데이터 관리부(2120d)는, 오버라이트 수행부(2120c)로부터 더미 데이터를 제공하여 줄 것이 요청되는 경우, 더미 데이터를 생성하여 오버라이트 수행부(2120c)에게 제공할 수 있다. 이 때, 더미 데이터 관리부(2120d)는, 오버라이트 수행부(2120c)로부터 수신된 더미 데이터의 사이즈 정보에 따라 더미 데이터를 생성할 수 있다. 실시 예에 따라, 더미 데이터 관리부(2120d)는 생략될 수 있으며, 이러한 경우, 오버라이트 수행부(2120c)는, 미리 정해진 더미 데이터를 이용하여 오버라이트 동작을 수행할 수 있다.
도 4는 서든 파워 오프가 발생하지 않은 경우 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 4에는 일 예로서, 메모리 장치에 포함된 메모리 셀들이 1개의 소거 상태(E0)와 7개의 프로그램 상태(P1~P7) 중 어느 하나의 상태를 갖는 경우를 도시하였다. 즉, 도 4에서는 TLC(triple-level cell) 모드로 동작하는 메모리 셀들의 예를 도시하였다.
전술한 바와 같이, 프로그램 동작 시에 데이터에 대하여 랜덤화가 수행될 수 있으며, 하나의 메모리 블록에 프로그램될 데이터에 대한 랜덤화가 이루어진 경우 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 분포는, 도 4에 도시된 바와 같이 고르게 형성될 수 있다.
도 5는 서든 파워 오프가 발생한 경우 대상 페이지에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 예시도이다.
프로그램 동작이 수행 중인 상태에서 서든 파워 오프가 발생하는 경우, 메모리 컨트롤러(2100)에서 메모리 장치(2200)로 전송되는 데이터가 변경되거나, 메모리 장치(2200)에서 프로그램 동작에 이용되는 각종 전압들이 변경되어 데이터가 손상될 수 있다.
예를 들어, 도 5에 도시된 문턱 전압 분포를 살펴보면, 도 4의 경우에 비하여 문턱 전압 분포가 상당히 왜곡되어 있음을 알 수 있다.
이러한 왜곡된 문턱 전압 분포는, 추후 메모리 시스템의 성능 분석 단계에서 유용한 자료로 활용될 수 있을 것이다.
도 6은 서든 파워 오프가 발생한 경우 대상 페이지의 전체 구간에 대하여 오버라이트 동작이 수행된 경우의 문턱 전압 분포를 설명하기 위한 예시도이다.
전술한 바와 같이, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 대상 페이지의 데이터들은 그 신뢰성이 보장될 수 없기 때문에, 메모리 컨트롤러(2100)는 대상 페이지에 대한 오버라이트 동작을 수행하여 대상 페이지를 UECC 처리하여야 할 것이다.
만약, 대상 페이지의 전체 구간에 대한 오버라이트 동작이 수행되는 경우, 대상 페이지의 문턱 전압 분포가 크게 변경될 것이다.
도 6에는, 대상 페이지에 대한 오버라이트 동작이 수행되기 이전의 문턱 전압 분포(실선으로 표시됨)와, 대상 페이지의 전체 구간에 대한 오버라이트 동작이 수행된 이후의 문턱 전압 분포(점선으로 표시됨)를 도시하였다.
도 6을 참조하면, 대상 페이지의 전체 구간에 대하여 오버라이트 동작이 수행된 경우, 대상 페이지의 문턱 전압 분포가 크게 변형되었음을 알 수 있다. 즉, 대상 페이지의 전체 구간에 대하여 오버라이트 동작이 수행된 경우, 대상 페이지에 대한 문턱 전압 분포가 잘 보존되지 않아, 추후 메모리 시스템의 성능 분석 단계에서 활용되기 어려울 것이다.
도 7 내지 도 9는 본 발명의 실시 예들에 따라 대상 페이지의 일부 구간에 대하여 오버라이트 동작을 수행하는 방법을 설명하기 위한 예시도이다.
도 7 내지 도 9를 참조하여 설명하는 실시 예에서, 대상 페이지는 4개의 청크들(chunk 1, chunk 2, chunk 3, chunk 4)을 포함하며, 제 1 청크(chunk 1)가 대상 청크로 선택된 경우를 가정한다. 여기서, 각각의 청크들은 사용자 데이터가 저장되는 데이터 영역(data area) 및 패리티가 저장되는 패리티 영역(parity area)을 포함할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 도 7에 도시된 바와 같이, 제 1 청크(chunk 1)의 전체 구간에 대한 오버라이트 동작을 수행할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 도 8에 도시된 바와 같이, 제 1 청크(chunk 1)의 일부 구간에 대한 오버라이트 동작을 수행할 수 있다. 여기서, 오버라이트 동작을 수행할 일부 구간의 길이는, 에러 정정 회로(2150)의 에러 정정 능력에 따라 결정될 수 있다. 예를 들어, 에러 정정 능력에 대응하는 최대 허용 에러 비트의 수가 200bits인 경우, 메모리 컨트롤러(2100)는 제 1 청크(chunk 1)에서 200bits 초과의 에러가 발생하도록 일부 구간의 길이를 결정할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 최대 허용 에러 비트의 수(200bits)에 설정된 가중치(2)를 곱한 값만큼의 구간(400bits)에 대하여 오버라이트 동작을 수행할 수 있다.
일 실시 예에서, 메모리 컨트롤러는, 도 9에 도시된 바와 같이, 제 1 청크(chunk 1)에 포함된 데이터 영역 및 패리티 영역 중, 패리티 영역에 대하여만 오버라이트 동작을 수행할 수 있다.
도 10은 본 발명의 실시 예들에 따라 대상 페이지의 일부 구간에 대하여 오버라이트 동작이 수행된 경우의 문턱 전압 분포를 설명하기 위한 예시도이다.
도 10에는, 대상 페이지에 대한 오버라이트 동작이 수행되기 이전의 문턱 전압 분포(실선으로 표시됨)와, 대상 페이지의 일부 구간에 대한 오버라이트 동작이 수행된 이후의 문턱 전압 분포(점선으로 표시됨)를 도시하였다.
도 10을 참조하면, 대상 페이지의 일부 구간에 대하여 오버라이트 동작이 수행된 경우의 문턱 전압 분포는, 오버라이트 동작이 수행되기 이전의 문턱 전압 분포와 매우 유사함을 알 수 있다.
즉, 본 발명의 실시 예들에 따라 대상 페이지가 UECC 처리될 수 있는 한도 내에서 대상 페이지의 최소한의 구간에 대하여만 오버라이트 동작이 수행되는 경우, 대상 페이지에 대한 문턱 전압 분포가 비교적 잘 유지될 수 있다. 따라서, 이러한 문턱 전압 분포는, 추후 메모리 시스템의 성능 분석 단계에서 좋은 자료로 활용될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(1101)에서, 서든 파워 오프가 발생한 후 파워-온이 수행될 수 있다. 여기서, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행중인 경우를 가정한다.
단계(1103)에서, 메모리 컨트롤러는, 메모리 장치에 포함된 복수의 페이지들 중 마지막으로 프로그램된 페이지를 검색할 수 있다. 마지막으로 프로그램된 페이지는, 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지일 수 있다.
단계(1103)에서, 메모리 컨트롤러는, 검색된 페이지의 일부 구간에 대하여 오버라이트 동작을 수행할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 12에 도시된 메모리 장치는 도 1 및 도 2에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1 및 도2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 13은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 13에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 14는 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 14에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 14에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 14에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 15는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 15에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 15의 제 1 메모리 블록(BLK1)은 도 14의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
2120: 중앙 처리 장치
2120a: 전원 감지부
2120b: 페이지 검색부
2120c: 오버라이트 수행부
2120d: 더미 데이터 관리부

Claims (20)

  1. 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 파워-온(power-on) 되면, 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하는 페이지 검색부; 및
    상기 검색된 페이지에 포함된 복수의 청크들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트 동작을 수행하는 오버라이트 수행부
    를 포함하는 메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 오버라이트 수행부는,
    상기 어느 하나의 청크의 전체 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 컨트롤러.
  3. 제 1 항에 있어서,
    에러 정정 회로를 더 포함하고,
    상기 오버라이트 수행부는, 상기 에러 정정 회로의 에러 정정 능력을 고려하여 상기 어느 하나의 청크의 적어도 일부 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 컨트롤러.
  4. 제 3 항에 있어서, 상기 오버라이트 수행부는,
    상기 어느 하나의 청크에 포함된 복수의 메모리 셀들 중, 상기 에러 정정 능력에 대응하는 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값만큼의 메모리 셀들에 대하여 상기 오버라이트 동작을 수행하는
    메모리 컨트롤러.
  5. 제 4 항에 있어서, 상기 오버라이트 수행부는,
    상기 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값이 상기 어느 하나의 청크에 포함된 메모리 셀들의 개수보다 많은 경우, 상기 어느 하나의 청크 전체 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 컨트롤러.
  6. 제 1 항에 있어서, 상기 오버라이트 수행부는,
    상기 어느 하나의 청크에 포함된 데이터 영역 및 패리티 영역 중 상기 패리티 영역에 대하여 상기 오버라이트 동작을 수행하는
    메모리 컨트롤러.
  7. 제 1 항에 있어서,
    상기 오버라이트 동작에 이용되는 더미 데이터들을 생성하는 더미 데이터 관리부
    를 더 포함하는 메모리 컨트롤러.
  8. 제 1 항에 있어서,
    상기 서든 파워 오프와 상기 파워-온을 감지하고, 상기 서든 파워 오프가 발생한 이후에 상기 파워-온이 수행되는 경우, 이를 상기 페이지 검색부에게 통지하는 전원 감지부
    를 더 포함하는 메모리 컨트롤러.
  9. 서든 파워 오프(sudden power off; SPO)가 발생한 이후에 전원이 온(on) 되면, 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하는 단계; 및
    상기 검색된 페이지에 포함된 복수의 청크(chunk)들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트(over-write) 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  10. 제 9 항에 있어서, 상기 오버라이트 동작을 수행하는 단계는,
    상기 어느 하나의 청크의 전체 구간에 대하여 상기 오버라이트 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  11. 제 9 항에 있어서, 상기 오버라이트 동작을 수행하는 단계는,
    에러 정정 회로의 에러 정정 능력을 고려하여 상기 어느 하나의 청크의 적어도 일부 구간에 대하여 상기 오버라이트 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  12. 제 11 항에 있어서, 상기 오버라이트 동작을 수행하는 단계는,
    상기 어느 하나의 청크에 포함된 복수의 메모리 셀들 중, 상기 에러 정정 능력에 대응하는 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값만큼의 메모리 셀들에 대하여 상기 오버라이트 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  13. 제 12 항에 있어서, 상기 오버라이트 동작을 수행하는 단계는,
    상기 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값이 상기 어느 하나의 청크에 포함된 메모리 셀들의 개수보다 많은 경우, 상기 어느 하나의 청크 전체 구간에 대하여 상기 오버라이트 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 9 항에 있어서, 상기 오버라이트 동작을 수행하는 단계는,
    상기 어느 하나의 청크에 포함된 데이터 영역 및 패리티 영역 중 상기 패리티 영역에 대하여 상기 오버라이트 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  15. 복수의 페이지들을 포함하는 메모리 장치; 및
    서든 파워 오프(sudden power off; SPO)가 발생한 이후에 전원이 온(on) 되면 상기 서든 파워 오프가 발생한 시점에 프로그램 동작이 수행 중이던 페이지를 검색하고, 상기 검색된 페이지에 포함된 복수의 청크(chunk)들 중 어느 하나의 청크에 UECC(uncorrectable error correction code) 에러가 발생될 수 있도록, 상기 어느 하나의 청크에 오버라이트(over-write) 동작을 수행하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  16. 제 15 항에 있어서, 상기 메모리 컨트롤러는,
    상기 어느 하나의 청크의 전체 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 시스템.
  17. 제 15 항에 있어서, 상기 메모리 컨트롤러는,
    에러 정정 회로의 에러 정정 능력을 고려하여 상기 어느 하나의 청크의 적어도 일부 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 시스템.
  18. 제 17 항에 있어서, 상기 메모리 컨트롤러는,
    상기 어느 하나의 청크에 포함된 복수의 메모리 셀들 중, 상기 에러 정정 능력에 대응하는 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값만큼의 메모리 셀들에 대하여 상기 오버라이트 동작을 수행하는
    메모리 시스템.
  19. 제 18 항에 있어서, 상기 상기 메모리 컨트롤러는,
    상기 최대 허용 에러 비트의 수에 설정된 가중치를 곱한 값이 상기 어느 하나의 청크에 포함된 메모리 셀들의 개수보다 많은 경우, 상기 어느 하나의 청크 전체 구간에 대하여 상기 오버라이트 동작을 수행하는
    메모리 시스템.
  20. 제 15 항에 있어서, 상기 메모리 컨트롤러는,
    상기 어느 하나의 청크에 포함된 데이터 영역 및 패리티 영역 중 상기 패리티 영역에 대하여 상기 오버라이트 동작을 수행하는
    메모리 시스템.
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