CN110277126B - 存储器装置和具有存储器装置的存储器系统 - Google Patents

存储器装置和具有存储器装置的存储器系统 Download PDF

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Abstract

本发明提供了一种存储器装置和包括该存储器装置的存储器系统。该存储器装置可包括：存储块，包括多个存储器单元；外围电路，对存储器单元执行选择性擦除操作；以及控制逻辑，在选择性擦除操作期间，控制外围电路以将擦除允许电压施加到存储块中的多个字线之中的所选择字线，将擦除电压施加到存储块中的多个串之中的所选择串，并且浮置未选择字线和未选择串。

Description

存储器装置和具有存储器装置的存储器系统
相关申请的交叉引用
本申请要求于2018年3月16日提交的申请号为10-2018-0031089的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种存储器装置和具有存储器装置的存储器系统。特别地，实施例涉及一种能够选择性擦除存储器单元的存储器装置和具有这种存储器装置的存储器系统。
背景技术
存储器系统可包括存储器装置和存储器控制器。
存储器装置可在存储器控制器的控制下存储数据或输出存储的数据。例如，存储器装置被实施为当断电时其中存储的数据丢失的易失性存储器装置，或者被实施为即使在中断电源时也可保留其中存储的数据的非易失性存储器装置。
存储器控制器可控制主机和存储器装置之间的数据通信。
主机可使用诸如以下的接口协议与存储器系统进行通信：高速外围组件互连(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议或串列SCSI(SAS)协议。主机和存储器系统之间的接口协议不限于上述示例。例如，主机也可使用诸如以下的各种接口来与存储器系统进行通信：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
发明内容
本公开的各个实施例涉及一种能够选择性擦除存储器单元的存储器装置以及具有该存储器装置的存储器系统。
本公开的实施例可提供一种存储器装置，该存储器装置包括：存储块，包括多个存储器单元；外围电路，对存储器单元执行选择性擦除操作；以及控制逻辑，在选择性擦除操作期间控制外围电路以将擦除允许电压施加到多个字线之中的所选择字线并浮置未选择字线。
在实施例中，存储块可包括联接在位线和源极线之间的多个串，并且串中的每一个可包括漏极选择晶体管、多个存储器单元和源极选择晶体管。
在实施例中，可将正电压施加到源极线，并且可将擦除电压施加到位线。
本公开的实施例可提供一种存储器装置，该存储器装置包括：存储块，包括多个存储器单元；外围电路，对存储器单元执行选择性擦除操作；以及控制逻辑，在选择性擦除操作期间，控制外围电路以将擦除电压施加到存储块中的多个串之中的所选择串并浮置未选择串。
本公开的实施例可提供一种存储器装置，该存储器装置包括：存储块，包括多个存储器单元；外围电路，对存储器单元执行选择性擦除操作；以及控制逻辑，在选择性擦除操作期间，控制外围电路将擦除允许电压施加到存储块中的多个字线之中的所选择字线，将擦除电压施加到存储块中的多个串之中的所选择串，并且浮置未选择字线和未选择串。
本公开的实施例可提供一种存储器系统，包括：存储器装置，包括存储块；以及存储器控制器，输出对存储块中的多个存储器单元之中的所选择存储器单元的选择擦除命令和所选择存储器单元的地址，其中存储器装置根据选择擦除命令和地址执行选择性擦除操作，并且通过浮置存储块中的所有字线和串之中的一些字线和串来禁止擦除未选择存储器单元。
本公开的实施例可提供一种存储器系统，包括：存储器控制器，输出选择擦除信息；以及存储器装置，包括多个存储块，存储块中的每一个包括多个电路区域，该存储器装置接收选择擦除信息，并且基于选择擦除信息，通过将设置电压施加到至少一个存储块的多个电路区域之中的所选择电路区域并浮置多个电路区域之中的至少一个未选择电路区域的电压，对多个存储块之中的至少一个存储块执行选择性擦除操作。
在实施例中，选择擦除信息可包括选择擦除命令和所选择电路区域的地址。
在实施例中，多个电路区域可包括多个串、多个字线和多个存储器单元中的至少一个。
附图说明
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出根据本公开的实施例的存储器控制器的示图。
图3是示出根据本公开的实施例的存储器装置的示图。
图4是示出根据本公开的实施例的具有三维结构的存储块的示图。
图5是示出根据本公开的实施例的具有三维结构的存储块的示图。
图6是描述根据本公开的实施例的操作存储器装置的方法的流程图。
图7是示出根据本公开的实施例的存储器单元的阈值电压分布的示图。
图8是示出根据本公开的实施例的选择性擦除操作的示图。
图9是示出根据本公开的实施例的选择性擦除操作的示图。
图10是示出根据本公开的实施例的选择性擦除操作的示图。
图11是示出根据本公开的实施例的在已经执行选择性擦除操作之后存储器单元的阈值电压分布的示图。
图12是示出包括根据本公开的实施例的存储器控制器的存储器系统的示图。
图13是示出包括根据本公开的实施例的存储器控制器的存储器系统的示图。
图14是示出包括根据本公开的实施例的存储器控制器的存储器系统的示图。
图15是示出包括根据本公开的实施例的存储器控制器的存储器系统的示图。
具体实施方式
将结合附图在各个实施例的上下文中详细描述本公开的优点和特征以及实现这些优点和特征的方法。然而，本公开的元件和特征可不同于本文所公开的元件和特征来进行配置或布置。因此，本发明不限于以下实施例。相反，提供这些实施例以使本公开彻底且完整，并且将本公开充分地传达给本领域技术人员。进一步注意的是，在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接地联接另一部件，而且还指通过一个或多个中间部件间接地联接另一部件。在本说明书中，当元件被称为“包括”或“包含”一个部件时，除非上下文另有明确说明，否则这并不排除存在或添加一个或多个其它部件，而是可进一步包括这些其它的部件。
将参照附图描述本公开的各个实施例。
图1是示出根据本公开的实施例的存储器系统2000的示图。
参照图1，存储器系统2000可包括存储数据的存储器装置2200，以及在主机1000的控制下控制存储器装置2200的存储器控制器2100。
主机1000可使用诸如以下的接口协议与存储器系统2000进行通信：高速外围组件互连(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议或串列SCSI(SAS)协议。主机1000与存储器系统2000之间的接口协议不限于上述示例；可选地，可使用诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或电子集成驱动器(IDE)等其它接口协议中的一种。
存储器控制器2100可控制存储器系统2000的全部操作，并且控制主机1000与存储器装置2200之间的数据交换。更具体地，存储器控制器2100可转换接收的信息并存储或输出转换的信息，使得命令、地址和数据可在主机1000和存储器装置2200之间传输。例如，在编程操作期间，存储器控制器2100可将命令、地址和数据传输到存储器装置2200。
存储器控制器2100可控制存储器装置2200以对包括在存储器装置2200的存储块中的存储器单元执行选择性擦除操作。例如，为了对存储块中的存储器单元中待被擦除的一个或多个目标单元执行擦除操作，存储器控制器2100可将选择擦除命令和待被擦除的目标单元的地址传输到存储器装置2200。
待被擦除的目标单元可以是包括在存储块中的存储器单元中的至少一个。在一个实施例中，包括在所选择页面中的所有或一些存储器单元可以是待被擦除的目标单元。在另一实施例中，包括在所选择串中的所有或一些存储器单元可以是待被擦除的目标单元。在又一实施例中，共同包括在所选择页面和所选择串中的存储器单元可以是待被擦除的目标单元。
待被擦除的目标单元可以是具有擦除状态的存储器单元。更特别地，待被擦除的目标单元可以是处于擦除状态并具有超过允许阈值电压的阈值电压的存储器单元。
可以各种方式来选择待被擦除的目标单元。在一些实施例中，可根据从相应存储块读取的数据来选择待被擦除的目标单元，或者可从阈值电压快速增加的存储器单元(例如，快速单元)中选择待被擦除的目标单元。例如，存储器控制器2100可对存储块的特定页面或整个存储块执行读取操作，以检查相应存储器单元的阈值电压分布。然后，存储器控制器2100可在具有擦除状态的存储器单元中选择阈值电压超过允许阈值电压的存储器单元作为待被擦除的目标单元。此处，读取电压可被设置为小于允许阈值电压的电压电平。
存储器装置2200可基于从存储器控制器2100接收的命令来执行操作。具体地，存储器装置2200可从存储器控制器2100接收选择擦除命令、编程命令、读取命令和正常擦除命令。例如，存储器装置2200可响应于正常擦除命令和地址，对整个所选择存储块执行擦除操作。可选地，存储器装置2200可响应于选择擦除命令和地址，对包括在所选择存储块中的待被擦除的目标单元，即所选择存储器单元执行擦除操作。
在选择性擦除操作期间，存储器装置2200可浮置未选择字线和未选择串，使得未选择存储器单元不会被擦除。
图2是示出根据本公开的实施例的存储器控制器、例如图1所示的存储器控制器2100的示图。
参照图2，存储器控制器2100可包括主机接口2110、错误校正码(ECC)单元2120、存储器接口2130、缓冲存储器2140、中央处理单元(CPU)2150和内部存储器2160。主机接口2110、ECC单元2120、存储器接口2130、缓冲存储器2140和内部存储器2160可由CPU 2150进行控制。
主机接口2110可使用通信协议来执行与主机1000的数据交换。
ECC单元2120可在编程操作或读取操作期间检测错误，并且校正检测到的错误。
存储器接口2130可使用通信协议与存储器装置2200通信。
当存储器控制器2100控制存储器装置2200时，缓冲存储器2140可临时存储数据。例如，在完成编程操作之前，从主机1000接收的数据可被临时存储在缓冲存储器2140中。在读取操作期间，从存储器装置2200读取的数据可被临时存储在缓冲存储器2140中。在实施例中，缓冲存储器2140可被设置在存储器控制器2100的外部。
CPU 2150可执行各种操作或生成命令和地址，以便控制存储器装置2200。例如，CPU 2150可生成编程操作、读取操作、擦除操作、暂停(suspend)操作和回拷贝(copyback)操作所需的各种命令。
为了对包括在存储块中的存储器单元中的所选择存储器单元执行擦除操作，CPU2150可生成对所选择存储器单元的选择擦除命令和的地址。例如，当从主机1000接收到选择擦除请求时或在存储器系统2000自主执行的后台操作期间，CPU 2150可生成选择擦除命令。
内部存储器2160可用作存储用于存储器控制器2100的操作所需的各种信息的存储装置。内部存储器2160可包括映射表。例如，物理到逻辑地址信息和逻辑到物理地址信息可被存储在映射表中。
图3是示出根据本公开的实施例的存储器装置，例如图1和图2所示的存储器装置2200的示图。
参照图3，存储器装置2200可包括控制逻辑2210、外围电路2220和存储器单元阵列2240。存储器单元阵列2240可包括多个存储块BLK1至BLKi。外围电路2220可包括电压生成电路2222、行解码器2224、输入/输出电路2226、列解码器2228、页面缓冲器组2232和电流感测电路2234。
控制逻辑2210可在图2所示的存储器控制器2100的控制下控制外围电路2220。控制逻辑2210可响应于通过输入/输出电路2226从存储器控制器2100接收的命令CMD和地址ADD来控制外围电路2220。例如，控制逻辑2210可响应于命令CMD和地址ADD，输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>。响应于从电流感测电路2234接收的通过信号PASS或失败信号FAIL，控制逻辑2210可确定验证操作已经通过还是失败。
当接收到选择擦除命令和地址时，控制逻辑2210可控制外围电路2220以对存储器单元阵列2240中的所选择存储块中的存储器单元中的所选择存储器单元执行擦除操作。例如，控制逻辑2210可控制外围电路2220以向所选择字线施加擦除允许电压(例如，0V)，并且向联接到所选择串的位线施加擦除电压(例如，正电压)。
当对所选择存储器单元执行擦除操作时，控制逻辑2210可控制外围电路2220以浮置未选择字线和未选择串，从而防止未选择存储器单元的阈值电压降低。例如，控制逻辑2210可通过控制外围电路2220使联接到存储块的位线BL1至BLm中的未选择串浮置，来仅降低所选择存储器单元的阈值电压。
外围电路2220可对存储器单元阵列2240中的所选择存储块中的存储器单元执行选择性擦除操作。例如，外围电路2220可在控制逻辑2210的控制下执行用于擦除存储器单元阵列2240中的所选择存储块中的所选择存储器单元的擦除操作。此外，外围电路2220可执行用于将数据存储到存储器单元阵列2240的编程操作、输出存储在存储器单元阵列2240中的数据的读取操作、或者擦除存储在存储器单元阵列2240中的数据的擦除操作。
电压生成电路2222可响应于从控制逻辑2210接收的操作信号OP_CMD而生成用于编程操作、读取操作或擦除操作的各种操作电压Vop。例如，电压生成电路2222可通过全局线GL将编程电压、验证电压、通过电压、补偿编程电压、读取电压、擦除电压和导通电压传输到行解码器2224。另外，电压生成电路2222可响应于操作信号OP_CMD而浮置全局线GL中的一些。
行解码器2224可响应于从控制逻辑2210接收的行地址RADD，将操作电压Vop传输到与包括在存储器单元阵列2240中的存储块中的一个所选择存储块联接的局部线LL。局部线LL可包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可包括联接到存储块的各种线，诸如源极线。
输入/输出电路2226可通过输入/输出线IO向控制逻辑2210传输从外部装置，例如图2的存储器控制器2100接收的命令CMD和地址ADD，或者可与列解码器2228交换数据DATA。
列解码器2228可响应于从控制逻辑2210接收的列地址CADD，在输入/输出电路2226和页面缓冲器组2232之间传输数据。例如，列解码器2228可通过数据线DL与页面缓冲器PB1至PBm交换数据，或者通过列线CL与输入/输出电路2226交换数据。
页面缓冲器组2232可联接到位线BL1至BLm，位线BL1至BLm共同联接到存储块BLK1至BLKi。页面缓冲器组2232可包括联接到位线BL1至BLm的多个页面缓冲器PB1至PBm。例如，单个页面缓冲器可联接到每一个位线。页面缓冲器PB1至PBm可响应于从控制逻辑2210接收的页面缓冲器控制信号PBSIGNALS进行操作。在编程操作期间，页面缓冲器PB1至PBm可临时存储通过输入/输出(IO)线、列线CL和数据线DL从存储器控制器2100接收的编程数据，并且根据编程数据调整待被施加到位线BL1至BLm的电压。在读取操作期间，页面缓冲器PB1至PBm可临时存储通过位线BL1至BLm从存储器单元阵列2240接收的数据，或者感测位线BL1至BLm的电压或电流。
在读取或验证操作期间，电流感测电路2234可响应于从控制逻辑2210接收的允许位VRY_BIT<#>而生成参考电流，并且可将从页面缓冲器组2232接收的感测电压VPB与参考电流产生的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。
存储器单元阵列2240可包括存储数据的多个存储块BLK1至BLKi。用户数据和存储器装置2200的操作所需的各种信息可被存储在存储块BLK1至BLKi中。存储块BLK1至BLKi可以二维结构或三维结构来实现，并且具有相同的配置。
图4是示出根据本公开的实施例的具有三维结构的存储块的示图。
参照图4，图3的存储器单元阵列2240可包括多个存储块BLK1至BLKi，存储块BLK1至BLKi中的每一个可配置相同。因此，将以示例的方式描述第一存储块BLK1。第一存储块BLK1可包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在第一存储块BLK1中，可在行方向(即，X方向)上布置m个串。虽然图4示出了在列方向(即，Y方向)上布置两个串，但这仅是为了说明清楚。可选地，可在列方向(Y方向)上布置三个或更多个串。
串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，源极和漏极选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层。例如，可在每一个串中设置用于提供沟道层的柱(pillar)。在实施例中，可在每一个串中设置用于提供沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层中的至少一个的柱。
每一个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可联接至在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可联接至不同的源极选择线。在图4中，第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可联接到第二源极选择线SSL2。
在实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到单个源极选择线。
每一个串中的第一至第n存储器单元MC1至MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可在垂直方向(即，Z方向)上连续地布置，并且彼此串联联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn可在垂直方向(Z方向)上连续地布置，并且彼此串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可通过管道晶体管PT而彼此联接。每一个串的第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设(dummy)存储器单元。在设置虚设存储器单元的情况下，可稳定地控制相应串的电压或电流。每一个串的管道晶体管PT的栅极可联接到管线PL。
每一个串的漏极选择晶体管DST可联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的相应位线。在图4中，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
在布置在行方向上的串之中，联接到相同字线的存储器单元可形成一个页面。例如，第一行中的串ST11至ST1m中的、联接到第一字线WL1的存储器单元可形成单个页面。第二行中的串ST21至ST2m中的、联接到第一字线WL1的存储器单元可形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任何一个时，可选择布置在相应行中的串。当选择字线WL1至WLn中的任何一个时，可从所选择串中选择相应的单个页面。
图5是示出根据本公开的实施例的具有三维结构的存储块的示图。
参照图5，图3的存储器单元阵列2240可包括多个存储块BLK1至BLKi，存储块中BLK1至BLKi的每一个可以配置相同。因此，将以示例的方式描述第一存储块BLK1。第一存储块BLK1可包括多个串ST11’至ST1m’和ST21’至ST2m’。串ST11'至ST1m'和ST21'至ST2m'中的每一个可在垂直方向(即，在Z方向上)上延伸。在每一个存储块BLKi中，可在行方向上(即，在X方向上)布置m个串。虽然图5示出了在列方向上(即，在Y方向上)布置两个串，但这仅仅是为了说明清楚。可选地，可在列方向(Y方向)上布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每一个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接到单个源极选择线。
每一个串中的第一至第n存储器单元MC1至MCn可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。在设置虚设存储器单元的情况下，可稳定地控制相应串的电压或电流。从而，可提高存储在第一存储块BLK1中的数据的可靠性。
每一个串的漏极选择晶体管DST可联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到相应漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
换言之，除从每一个单元串中排除管晶体管PT以外，图5的第一存储块BLK1可具有与图4的第一存储块BLK1相似的电路结构。
图6是描述根据本公开的实施例的操作存储器装置的方法的流程图。
将参照图6描述的实施例可应用于参照图1至图5描述的存储器装置。
参照图6，在步骤601中，存储器装置可从存储器控制器接收选择擦除命令和地址。当从主机接收到选择擦除请求时或者当包括存储器控制器的存储器系统自主执行后台操作时，存储器控制器可生成选择擦除命令。存储器控制器可将待被擦除的目标单元的地址连同选择擦除命令一起传输到存储器装置。
在步骤603中，存储器装置可响应于接收到的选择擦除命令和地址，对所选择存储块中的存储器单元执行选择性擦除操作。换言之，存储器装置可对所选择存储块中的存储器单元之中的所选择存储器单元执行擦除操作。
当所选择页面中的所有存储器单元都是待被擦除的目标单元时，存储器装置可将擦除允许电压(例如，0V)施加到所选择字线并浮置未选择字线，因此使包括在所选择页面中的存储器单元的阈值电压降低，并且使包括在未选择页面中的存储器单元的阈值电压保持不变。
当所选择串中的所有存储器单元都是待被擦除的目标单元时，存储器装置可将擦除电压(例如，正电压)施加到与所选择串联接的位线并浮置未选择串，因此使所选择串中的存储器单元的阈值电压降低，并且使未选择串中的存储器单元的阈值电压保持不变。
当共同包括在所选择页面和所选择串中的存储器单元是待被擦除的目标单元时，存储器装置可将擦除允许电压(例如，0V)施加到所选择字线，并且将擦除电压(例如，正电压)施加到与所选择串联接的位线。此处，存储器装置可浮置未选择字线和未选择串，以保持未选择页面和未选择串中的存储器单元的阈值电压。
图7是示出根据本公开的实施例的存储器单元的阈值电压分布的示图。
图7示出了存储器单元的阈值电压分布，其中存储器单元中的每一个都是多层单元(MLC)。存储器单元可被编程为擦除状态E0、第一编程状态P1、第二编程状态P2或第三编程状态P3。
已经执行了编程操作的存储块中包括的存储器单元可具有各种阈值电压分布，诸如擦除状态E0、第一编程状态P1、第二编程状态P2和第三编程状态P3。如果对编程的存储块重复执行读取操作，由于读取操作中使用的读取电压和通过电压可能发生干扰或耦合。具体地，处于擦除状态E0的存储器单元的阈值电压受读取电压和通过电压的影响可增加。如果处于擦除状态E0的存储器单元的阈值电压超过允许阈值电压(如E0’所示)，则可能降低擦除状态E0’与第一编程状态P1之间的阈值电压裕度，其中第一编程状态P1为编程状态中具有最低电平的编程状态。在这种情况下，在读取操作期间，可能发生读取错误，由此可能降低存储器装置和包括该存储器装置的存储器系统的可靠性。
图8是示出根据本公开的实施例的对示例性块BLKi的选择性擦除操作的示图。
参照图8，以示例的方式示出了存储块BLKi中的所选择的页面Sel.PG中的所有存储器单元被选择为待被擦除的目标单元，而其它页面中的存储器单元未被选择为待被擦除的目标单元(“擦除禁止”)。
控制逻辑2210可控制外围电路2220，使得对包括在所选择页面Sel.PG中的所有存储器单元执行擦除操作。例如，可将擦除允许电压(例如，0V)施加到与所选择页面Sel.PG联接的所选择字线WL4。
此处，控制逻辑2210可控制外围电路2220，使得联接到未选择页面的字线WL1至WL3和WL5至WLn浮置，以防止未选择页面中的存储器单元被擦除。
在参照图8描述的实施例中，因为所选择页面Sel.PG中的所有存储器单元都是待被擦除的目标单元，所以擦除电压Ver可被施加到所有的位线BL1至BLm。例如，擦除电压Ver可以是正电压，例如大于0V。例如，擦除电压Ver可被设置为范围从15V至20V的值。在以增量步进脉冲擦除(incremental step pulse erase，ISPE)方式执行擦除操作的情况下，可分阶段或逐级地增加待施加到位线BL1至BLm的擦除电压Ver。
漏极选择晶体管DST和源极选择晶体管SST中的每一个可根据待对其施加的电压Vdsl和Vssl来被导通或关断。为此，可向漏极选择线DSL和源极选择线SSL施加导通电压或关断电压。导通电压可以是正电压。关断电压可小于导通电压，并且可以是例如0V。正电压Vcc可被施加到源极线SL。
图9是示出根据本公开的实施例的对示例性块BLKi的选择性擦除操作的示图。
作为示例，图9示出了块BLKi中的所选择串Sel.ST中的所有存储器单元被选择为待被擦除的目标单元，并且其它串中的存储器单元未被选择为待被擦除的目标单元(“擦除禁止”)。
控制逻辑2210可控制外围电路2220，使得对所选择串Sel.ST中的所有存储器单元执行擦除操作。例如，擦除电压Ver可被施加到与所选择串Sel.ST联接的位线BL3。
此处，控制逻辑2210可控制外围电路2220，使得未选择串浮置，以防止未选择串中的存储器单元被擦除。
在参照图9描述的实施例中，因为所选择串Sel.ST中的所有存储器单元都是待被擦除的目标单元，所以擦除允许电压可被施加到所有的字线WL1至WLn。例如，擦除允许电压可以是0V。擦除电压Ver可被施加到与所选择串Sel.ST联接的位线BL3，并且浮置电压Vf可被施加到与未选择串联接的位线BL1、BL2和BL4至BLm。例如，浮置电压Vf可被设置为大于擦除电压Ver的值。为了防止源极串的沟道电压降低并且增加未选择串的沟道电压，可向源极线SL施加正电压Vcc，并且可向源极选择线SSL施加关断电压Voff。此处，可向漏极选择线DSL施加导通电压Von，使得施加到所选择位线BL3的擦除电压Ver可被传输到所选择串Sel.ST。如果将导通电压Von施加到漏极选择线DSL，则联接到漏极选择线DSL的所有漏极选择晶体管DST可被导通。在这种情况下，如果将施加到未选择位线BL1、BL2和BL4至BLm的浮置电压Vf施加到未选择串，则可增加未选择串的沟道电压。如果未选择串的沟道电压增加到漏极选择晶体管DST的阈值电压电平，则只有未选择串中的漏极选择晶体管DST可被关断。因此，未选择串可浮置，由此未选择串中的存储器单元可不被擦除。
图10是示出根据本公开的实施例的对示例性块BLKi的选择性擦除操作的示图。
作为示例，图10示出了块BLKi中的所选择页面Sel.PG和所选择串Sel.ST中共同的存储器单元1002被选择为待被擦除的目标单元，而其它存储器单元未被选择为待被擦除的目标单元(“擦除禁止”)。换言之，图10示出了基本上是参照图8和图9描述的实施例的组合的实施例。
控制逻辑2210可控制外围电路2220，对所选择存储器单元1002执行擦除操作。例如，可将擦除允许电压(例如，0V)施加到所选择字线WL4，并且可将擦除电压Ver施加到与所选择串Sel.ST联接的位线BL3。此处，控制逻辑2210可控制外围电路2220，防止未选择存储器单元被擦除。例如，控制逻辑2210可控制外围电路2220，使得未选择字线WL1至WL3和WL5至WLn以及未选择串浮置。为此，可将关断电压Voff施加到源极选择线SSL，并且可将导通电压Von施加到漏极选择线DSL。此外，可将浮置电压Vf施加到与未选择串联接的位线BL1、BL2和BL4至BLm。
图11是示出根据本公开的实施例的在已经执行选择性擦除操作之后存储器单元的阈值电压分布的示图。
参照图11，如果根据上述实施例中的任何一个来执行选择性擦除操作，则可降低已执行选择性擦除操作的存储器单元的阈值电压。例如，具有已超过允许阈值电压的擦除状态E0’的存储器单元可通过选择性擦除操作而进入正常擦除状态E0。
由此，可获得擦除状态E0和编程状态之中的具有最低电压电平的第一编程状态P1之间的阈值电压裕度。因此，可提高存储器装置的读取操作的可靠性，从而可提高包括该存储器装置的存储器系统的可靠性。
图12是示出包括根据本公开的实施例的存储器控制器，例如图1和图2所示的存储器控制器2100的存储器系统30000的示图。
参照图12，存储器系统30000可被实现在蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置2200和能够控制存储器装置2200的操作的存储器控制器2100。图12所示的存储器装置2200可对应于图1和图2所示的存储器装置2200。图12所示的存储器控制器2100可对应于图1和图2所示的存储器控制器2100。
存储器控制器2100可在处理器3100的控制下控制存储器装置2200的数据访问操作，例如编程操作、擦除操作或读取操作。
编程在存储器装置2200中的数据可在存储器控制器2100的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT传送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号转换成能够在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传输到存储器控制器2100或显示器3200。存储器控制器2100可将由处理器3100处理的信号传输到存储器装置2200。此外，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将转换后的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可被实现在诸如触摸板和计算机鼠标的定点装置、小键盘或键盘中。处理器3100可控制显示器3200的操作，使得从存储器控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可被实现为处理器3100的一部分或独立于处理器3100的芯片。
图13是示出包括根据本公开的实施例的存储器控制器，例如图1和图2所示的存储器控制器2100的存储器系统40000的示图。
参照图13，存储器系统40000可被实现在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置2200和能够控制存储器装置2200的数据处理操作的存储器控制器2100。图13所示的存储器装置2200可对应于图1和图2所示的存储器装置2200。图13所示的存储器控制器2100可对应于图1和图2所示的存储器控制器2100。
处理器4100可根据从输入装置4200输入的数据通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可被实现在诸如触摸板或计算机鼠标的定点装置、小键盘或键盘中。
处理器4100可控制存储器系统40000的全部操作，并且控制存储器控制器2100的操作。在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可被实现为处理器4100的一部分或独立于4100的芯片。
图14是示出包括根据本公开的实施例的存储器控制器，例如图1和图2所示的存储器控制器2100的存储器系统50000的示图。
参照图14，存储器系统50000可被实现在图像处理装置中，例如数码相机、设置有数码相机的便携式电话、设置有数码相机的智能电话或设置有数码相机的平板个人计算机(PC)。
存储器系统50000可包括存储器装置2200和存储器控制器2100，存储器控制器2100能够控制存储器装置2200的数据处理操作，例如编程操作、擦除操作或读取操作。图14所示的存储器装置2200可对应于图1和图2所示的存储器装置2200。图14所示的存储器控制器2100可对应于图1和图2所示的存储器控制器2100。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换后的数字信号可被传输到处理器5100或存储器控制器2100。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出或通过存储器控制器2100而存储在存储器装置2200中。存储在存储器装置2200中的数据可在处理器5100或存储器控制器2100的控制下通过显示器5300输出。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可被实现为处理器5100的一部分或独立于5100的芯片。
图15是示出包括根据本公开的实施例的存储器控制器，例如图1和图2所示的存储器控制器2100的存储器系统70000的示图。
参照图15，存储器系统70000可实现在存储卡或智能卡中。存储器系统70000可包括存储器控制器2100、存储器装置2200和卡接口7100。图15所示的存储器装置2200可对应于图1和图2所示的存储器装置2200。图15所示的存储器控制器2100可对应于图1和图2所示的存储器控制器2100。
控制器2100可控制存储器装置2200和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议来接口连接主机60000和存储器控制器2100之间的数据交换。在实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口7100可表示能够支持主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如个人计算机(PC)、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器(μP)6100的控制下，通过卡接口7100和存储器控制器2100执行与存储器装置2200的数据通信。
根据本公开的实施例，可选择性地擦除存储器单元。因此，可防止处于擦除状态的存储器单元的阈值电压和处于编程状态的存储器单元的阈值电压彼此重叠。因此，可提高存储器装置和具有该存储器装置的存储器系统的可靠性。
本文已经公开了各个实施例，并且尽管采用了特定术语，但是这些术语以一般的和描述性的意义被使用和理解，而不用于限制的目的。在一些情况下，如从提交本申请起对于本领域技术人员将显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (14)

1.一种存储器装置，包括：
存储块，包括与多个位线联接的多个串；以及；
外围电路，对所述多个串执行选择性擦除操作，其中在所述选择性擦除操作期间，所述外围电路将擦除电压施加到与所述存储块中的所述多个串中的所选择串联接的位线，并且浮置所述存储块中的所述多个串中的未选择串。
2.根据权利要求1所述的存储器装置，
其中所述多个串联接在所述多个位线和源极线之间，并且
其中所述串中的每一个包括漏极选择晶体管、多个存储器单元以及源极选择晶体管。
3.根据权利要求2所述的存储器装置，其中正电压被施加到所述源极线，擦除电压被施加到所述位线中的所选择位线，并且浮置电压被施加到与所述未选择串联接的位线。
4.根据权利要求3所述的存储器装置，其中在所述存储块中的所有所述源极选择晶体管都被关断并且所述存储块中的所有所述漏极选择晶体管都被导通之后，所述未选择串中的漏极选择晶体管通过所述浮置电压被关断。
5.根据权利要求1所述的存储器装置，其中擦除允许电压被施加到所述存储块中的所有字线。
6.一种存储器装置，包括：
存储块，包括与多个位线联接的多个串；
外围电路，对所述多个串执行选择性擦除操作；其中，在所述选择性擦除操作期间，所述外围电路将擦除允许电压施加到所述存储块中的多个字线之中的所选择字线，将擦除电压施加到与所述存储块中的所述多个串之中的所选择串联接的位线，并且浮置所述多个字线之中的未选择字线和所述存储块中的所述多个串中的未选择串。
7.根据权利要求6所述的存储器装置，
其中所述多个串联接在所述多个位线和源极线之间，
其中所述串中的每一个包括漏极选择晶体管、多个存储器单元以及源极选择晶体管。
8.根据权利要求7所述的存储器装置，其中正电压被施加到所述源极线，并且浮置电压被施加到与所述未选择串联接的位线。
9.根据权利要求8所述的存储器装置，其中在所述存储块中的所有所述源极选择晶体管都被关断并且所述存储块中的所有所述漏极选择晶体管都被导通之后，所述未选择串中的漏极选择晶体管通过所述浮置电压被关断。
10.一种存储器系统，包括：
存储器装置，包括存储块；以及
存储器控制器，输出对所述存储块中的多个存储器单元之中的所选择存储器单元的选择擦除命令和所述所选择的存储器单元的地址，
其中所述存储器装置根据所述选择擦除命令和所述地址以串为基础或以存储器单元为基础执行选择性擦除操作，并且通过浮置所述存储块中的所有字线和串之中的一些字线和串来禁止对未选择的存储器单元的擦除，
其中，所述串被联接到多个位线，以及
其中，擦除电压被施加到与所述串之中的所选择串联接的位线。
11.根据权利要求10所述的存储器系统，其中，在以串为基础的所述选择性擦除操作期间，擦除允许电压被施加到所述存储块中的所有字线，擦除电压被施加到与所述串之中的所选择串联接的位线，并且浮置电压被施加到与未选择串联接的位线。
12.根据权利要求10所述的存储器系统，其中，在以存储器单元为基础的所述选择性擦除操作期间，擦除允许电压被施加到所述字线之中的所选择字线，浮置电压被施加到未选择字线，并且浮置电压被施加到与未选择串联接的位线。
13.一种存储器系统，包括：
存储器控制器，输出选择擦除信息；以及
存储器装置，包括多个存储块，所述存储块中的每一个包括多个电路区域，
所述存储器装置接收所述选择擦除信息，并且基于所述选择擦除信息，通过将设置电压施加到至少一个存储块的所述多个电路区域之中的所选择电路区域并浮置所述多个电路区域中的至少一个未选择电路区域的电压，而对所述多个存储块之中的至少一个存储块执行选择性擦除操作，
其中，所述多个电路区域包括多个串和多个存储器单元中的至少一个，
其中，所述选择性擦除操作是以串为基础或以存储器单元为基础执行的，以及
其中，在所述选择性擦除操作期间，擦除电压被施加到与串之中的所选择串联接的位线。
14.根据权利要求13所述的存储器系统，其中所述选择擦除信息包括选择擦除命令和所述所选择电路区域的地址。
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