TWI803211B - 隨機指令產生系統及隨機指令產生方法 - Google Patents
隨機指令產生系統及隨機指令產生方法 Download PDFInfo
- Publication number
- TWI803211B TWI803211B TW111106904A TW111106904A TWI803211B TW I803211 B TWI803211 B TW I803211B TW 111106904 A TW111106904 A TW 111106904A TW 111106904 A TW111106904 A TW 111106904A TW I803211 B TWI803211 B TW I803211B
- Authority
- TW
- Taiwan
- Prior art keywords
- random
- command
- list
- comparison result
- instruction
- Prior art date
Links
Images
Landscapes
- Electrophonic Musical Instruments (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
一種隨機指令產生系統，其包含記憶體及處理器。記憶體用以儲存複數個指令及測試規範資訊。處理器耦接於記憶體，並用以由記憶體取得複數個指令以執行以下步驟：接收生成指令以產生第一隨機指令清單；將第一隨機指令清單中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果；將第一隨機指令清單的第一隨機指令順序及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果；根據第一比較結果及第二結果以決定是否執行警告程序；當警告程序未執行時，則輸出第一隨機指令清單。
Description
本案係有關於一種指令產生系統及指令產生方法，且特別是有關於一種隨機指令產生系統及隨機指令產生方法。
現今於記憶體測試前，會透過軟體產生測試指令清單，然而，測試指令清單內的指令順序或排列方式可能導致測試的記憶體出現問題，造成現場人員需要額外花時間跟精力去除錯。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本案實施例的重要/關鍵元件或界定本案的範圍。
本案內容之一技術態樣係關於一種隨機指令產生系統。隨機指令產生系統包含記憶體及處理器。記憶體用以儲存複數個指令及測試規範資訊。處理器耦接於記憶體，並用以由記憶體取得複數個指令以執行以下步驟：接收生成指令以產生第一隨機指令清單；將第一隨機指令清單中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果；將第一隨機指令清單的第一隨機指令順序及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果；根據第一比較結果及第二結果以決定是否執行警告程序；當警告程序未執行時，則輸出第一隨機指令清單；以及當警告程序執行時，則產生重置指令。
本案內容之一技術態樣係關於一種隨機指令產生方法。隨機指令產生方法包含以下步驟：接收生成指令以產生第一隨機指令清單；將第一隨機指令清單中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果；將第一隨機指令清單的第一隨機指令順序及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果；根據第一比較結果及第二結果以決定是否執行警告程序；當警告程序未執行時，則輸出第一隨機指令清單；以及當警告程序執行時，則產生重置指令。
因此，根據本案之技術內容，本案實施例所示之隨機指令產生系統及隨機指令產生方法得以自動產生隨機且吻合測試規範的指令清單。
在參閱下文實施方式後，本案所屬技術領域中具有通常知識者當可輕易瞭解本案之基本精神及其他發明目的，以及本案所採用之技術手段與實施態樣。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本案的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本案具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。
除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本案所屬技術領域中具有通常知識者所理解與慣用的意義相同。此外，在不和上下文衝突的情形下，本說明書所用的單數名詞涵蓋該名詞的複數型；而所用的複數名詞時亦涵蓋該名詞的單數型。
另外，關於本文中所使用之「耦接」或「連接」，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
在本文中，用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。
第1圖係依照本案一實施例繪示一種隨機指令產生系統的示意圖。如圖所示，隨機指令產生系統100包含記憶體110及處理器120。於連接關係上，記憶體110耦接於處理器120。
為自動產生隨機且吻合測試規範的指令清單，本案提供如第1圖所示之隨機指令產生系統100，其相關操作詳細說明如下所述。
於操作上，在一實施例中，記憶體110用以儲存複數個指令及測試規範資訊。處理器120用以由記憶體110取得複數個指令以執行以下步驟：接收生成指令以產生第一隨機指令清單；將第一隨機指令清單中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果；將第一隨機指令清單的第一隨機指令順序及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果；根據第一比較結果及第二結果以決定是否執行警告程序；當警告程序未執行時，則輸出第一隨機指令清單；以及當警告程序執行時，則產生重置指令。
第2圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。第3圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。請一併參閱第1圖、第2圖及第3圖，在一實施例中，處理器120用以由記憶體110取得複數個指令以接收生成指令以產生第一隨機指令清單200。舉例而言，記憶體110可以有指令池（command pool），處理器120可以根據生成指令從指令池中得到複數個指令並隨機排列成第一隨機指令清單200，但本案不以此為限。
然後，處理器120將第一隨機指令清單200中的複數個第一延遲時間資訊（如t21~t27）及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果。舉例而言，處理器120可以將複數個第一延遲時間資訊（如t21~t27）與複數個規範時間資訊進行比較以確認是否相符合，例如，當第一延遲時間資訊t21為2ns且規範時間資訊為2ns時，則第一比較結果為Yes，但當第一延遲時間資訊t21為2ns且規範時間資訊為1ns時，則第一比較結果為No，但本案不以此為限。
隨後，處理器120將第一隨機指令清單200的第一隨機指令順序200A(如第3圖所示)及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果。舉例而言，處理器120可以將如第3圖所示之第一隨機指令順序200A與複數個測試規範順序進行比較以確認是否相符合，例如，當第一隨機指令順序200A與測試規範順序相符時，則第二比較結果為Yes，但當第一隨機指令順序200A與測試規範順序不相符時，則第二比較結果為No，但本案不以此為限。
然後，處理器120根據第一比較結果及第二結果以決定是否執行警告程序。舉例而言，當第一比較結果及第二結果皆為Yes時，則不執行警告程序，但當第一比較結果為Yes且第二結果為No、第一比較結果為No且第二結果為Yes或第一比較結果及第二結果皆為No時，則執行警告程序。換言之，只要第一比較結果及第二結果的任一者為No時，則執行警告程序，但本案不以此為限。此外，是否執行警告程序的用意為提醒使用者第一隨機指令清單200是否吻合測試規範資訊。
隨後，當警告程序未執行時，則處理器120輸出第一隨機指令清單200。換言之，第一隨機指令清單200吻合測試規範資訊，故未執行警告程序，且第一隨機指令清單200可用於後續測試使用。
再來，當警告程序執行時，則處理器120產生重置指令。換言之，第一隨機指令清單200不吻合測試規範資訊，無法用於後續測試使用，故執行警告程序提醒使用者，並由處理器120產生重置指令以獲得新的隨機指令清單。
第4圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。第5圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。請一併參閱第1圖、第4圖及第5圖，在一實施例中，處理器120更進一步用以由記憶體110取得複數個指令以接收重置指令以產生第二隨機指令清單300。舉例而言，記憶體110可以有指令池（command pool），處理器120可以根據重置指令從指令池中得到複數個指令並隨機排列成第二隨機指令清單300，但本案不以此為限。
然後，處理器120將第二隨機指令清單300中的複數個第二延遲時間資訊（如t31~t37）及測試規範資訊內的複數個規範時間資訊進行比較以產生第三比較結果。舉例而言，處理器120可以將複數個第二延遲時間資訊（如t31~t37）與複數個規範時間資訊進行比較以確認是否相符合，例如，當第二延遲時間資訊t31為3ns且規範時間資訊為3ns時，則第三比較結果為Yes，但當第二延遲時間資訊t31為3ns且規範時間資訊為1ns時，則第三比較結果為No，但本案不以此為限。
隨後，處理器120將第二隨機指令清單的第二隨機指令順序300A(如第5圖所示)及測試規範資訊內的複數個測試規範順序進行比較以產生第四比較結果。舉例而言，處理器120可以將如第5圖所示之第二隨機指令順序300A與複數個測試規範順序進行比較以確認是否相符合，例如，當第二隨機指令順序300A與測試規範順序相符時，則第四比較結果為Yes，但當第二隨機指令順序300A與測試規範順序不相符時，則第四比較結果為No，但本案不以此為限。
然後，處理器120根據第三比較結果及第四結果以決定是否執行警告程序。舉例而言，當第三比較結果及第四結果皆為Yes時，則不執行警告程序，但當第三比較結果為Yes且第四結果為No、第三比較結果為No且第四結果為Yes或第三比較結果及第四結果皆為No時，則執行警告程序。換言之，只要第三比較結果及第四結果的任一者為No時，則執行警告程序，但本案不以此為限。此外，是否執行警告程序的用意為提醒使用者第二隨機指令清單300是否吻合測試規範資訊。
隨後，當警告程序未執行時，則處理器120輸出第二隨機指令清單300。換言之，第二隨機指令清單300吻合測試規範資訊，故未執行警告程序，且第二隨機指令清單300可用於後續測試使用。
再來，當警告程序執行時，則處理器120產生重置指令。換言之，第二隨機指令清單300不吻合測試規範資訊，無法用於後續測試使用，故執行警告程序提醒使用者，並由處理器120產生重置指令以獲得新的隨機指令清單。
在一實施例中，第一隨機指令清單及第二隨機指令清單各自包含啟用指令、寫入指令、讀取指令、預充電指令、斷電指令及更新指令的其中至少一者。舉例而言，第一隨機指令清單及第二隨機指令清單內的指令可以為啟用指令（activate）、寫入指令（write）、讀取指令（read）、預充電指令（pre-charge）、斷電指令（power down）或更新指令（refresh），但本案不以此為限。
在一實施例中，第一隨機指令清單200及第二隨機指令清單300內各自包含複數個指令。第一隨機指令清單的複數指令中的至少兩個指令相同，且第二隨機指令清單的複數指令中的至少兩個指令相同。舉例而言，第一隨機指令清單200內可以有至少兩個相同的啟用指令（activate），第二隨機指令清單內可以有至少兩個相同的讀取指令（read），此外，當第一隨機指令順序200A為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down且測試規範順序為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down時，則第二比較結果為Yes，但當第一隨機指令順序200A為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down且測試規範順序為Activate、Activate、Pre-charge、Write、Read、Read、Write、Refresh時，則第二比較結果為No，但本案不以此為限。
請一併參照第1圖及第2圖，在一實施例中，處理器120更用以由記憶體110取得複數個指令以將第一隨機指令清單200中的複數個第一延遲時間資訊（如t21~t27）之和及測試規範資訊內的複數個規範時間資訊之和進行比較以產生第一比較結果。舉例而言，處理器120可以將複數個第一延遲時間資訊（如t21~t27）之和與複數個規範時間資訊之和進行比較以確認是否相符合，例如，指令210與指令240間有第一延遲時間資訊t21、t22及t23，第一延遲時間資訊t21為2ns、t22為1ns且t23為3ns，故當t21+t22+t23=6ns且指令210與指令240間的規範時間資訊之和為6ns時，則第一比較結果為Yes，但當t21+t22+t23=6ns且指令210與指令240間的規範時間資訊之和為7ns時，則第一比較結果為No，但本案不以此為限。
第6圖係依照本案一實施例繪示一種隨機指令產生方法的流程圖。隨機指令產生方法400包含以下步驟：
步驟410：接收生成指令以產生第一隨機指令清單；
步驟420：將第一隨機指令清單中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果；
步驟430：將第一隨機指令清單的第一隨機指令順序及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果；
步驟440：根據第一比較結果及第二結果以決定是否執行警告程序；
步驟450：當警告程序未執行時，則輸出第一隨機指令清單；以及
步驟460：當警告程序執行時，則產生重置指令。
為使電子測試方法400易於理解，請一併參閱第1圖至第6圖。在一實施例中，請參閱步驟410，可藉由處理器120接收生成指令以產生第一隨機指令清單200。舉例而言，記憶體110可以有指令池（command pool），可藉由處理器120可以根據生成指令從指令池中得到複數個指令並隨機排列成第一隨機指令清單200，但本案不以此為限。
在一實施例中，請參閱步驟420，可藉由處理器120將第一隨機指令清單200中的複數個第一延遲時間資訊及測試規範資訊內的複數個規範時間資訊進行比較以產生第一比較結果。舉例而言，可藉由處理器120將複數個第一延遲時間資訊（如t21~t27）與複數個規範時間資訊進行比較以確認是否相符合，例如，當第一延遲時間資訊t21為2ns且規範時間資訊為2ns時，則第一比較結果為Yes，但當第一延遲時間資訊t21為2ns且規範時間資訊為1ns時，則第一比較結果為No，但本案不以此為限。
在一實施例中，請參閱步驟430，可藉由處理器120將第一隨機指令清單200的第一隨機指令順序200A及測試規範資訊內的複數個測試規範順序進行比較以產生第二比較結果。舉例而言，可藉由處理器120將第一隨機指令順序200A與複數個測試規範順序進行比較以確認是否相符合，例如，當第一隨機指令順序200A與測試規範順序相符時，則第二比較結果為Yes，但當第一隨機指令順序200A與測試規範順序不相符時，則第二比較結果為No，但本案不以此為限。
在一實施例中，請參閱步驟440，可藉由處理器120根據第一比較結果及第二結果以決定是否執行警告程序。舉例而言，當第一比較結果及第二結果皆為Yes時，則不執行警告程序，但當第一比較結果為Yes且第二結果為No、第一比較結果為No且第二結果為Yes或第一比較結果及第二結果皆為No時，則執行警告程序。換言之，只要第一比較結果及第二結果的任一者為No時，則執行警告程序，但本案不以此為限。此外，是否執行警告程序的用意為提醒使用者第一隨機指令清單200是否吻合測試規範資訊。
在一實施例中，請參閱步驟450，當警告程序未執行時，則可藉由處理器120輸出第一隨機指令清單200。換言之，第一隨機指令清單200吻合測試規範資訊，故未執行警告程序，且第一隨機指令清單200可用於後續測試使用。
在一實施例中，請參閱步驟460，當警告程序執行時，則可藉由處理器120產生重置指令。換言之，第一隨機指令清單200不吻合測試規範資訊，無法用於後續測試使用，故執行警告程序提醒使用者，並由處理器120產生重置指令以獲得新的隨機指令清單。
在一實施例中，請參閱步驟410，可進一步接收重置指令以產生第二隨機指令清單。舉例而言，記憶體110可以有指令池（command pool），可藉由處理器120根據重置指令從指令池中得到複數個指令並隨機排列成第二隨機指令清單，但本案不以此為限。
請一併參閱第1圖、第4圖及第6圖，在一實施例中，請參閱步驟420，可進一步將第二隨機指令清單300中的複數個第二延遲時間資訊（如t31~t37）及測試規範資訊內的複數個規範時間資訊進行比較以產生第三比較結果。舉例而言，可藉由處理器120將複數個第二延遲時間資訊（如t31~t37）與複數個規範時間資訊進行比較以確認是否相符合，例如，當第二延遲時間資訊t31為3ns且規範時間資訊為3ns時，則第三比較結果為Yes，但當第二延遲時間資訊t31為3ns且規範時間資訊為1ns時，則第三比較結果為No，但本案不以此為限。
請一併參閱第1圖、第5圖及第6圖，在一實施例中，請參閱步驟430，可進一步將第二隨機指令清單的第二隨機指令順序300A(如第5圖所示)及測試規範資訊內的複數個測試規範順序進行比較以產生第四比較結果。舉例而言，可藉由處理器120將如第5圖所示之第二隨機指令順序300A與複數個測試規範順序進行比較以確認是否相符合，例如，當第二隨機指令順序300A與測試規範順序相符時，則第四比較結果為Yes，但當第二隨機指令順序300A與測試規範順序不相符時，則第四比較結果為No，但本案不以此為限。
在一實施例中，請參閱步驟440，可進一步根據第三比較結果及第四結果以決定是否執行警告程序。舉例而言，當第三比較結果及第四結果皆為Yes時，則不執行警告程序，但當第三比較結果為Yes且第四結果為No、第三比較結果為No且第四結果為Yes或第三比較結果及第四結果皆為No時，則執行警告程序。換言之，只要第三比較結果及第四結果的任一者為No時，則執行警告程序，但本案不以此為限。此外，是否執行警告程序的用意為提醒使用者第二隨機指令清單300是否吻合測試規範資訊。
在一實施例中，請參閱步驟450，當警告程序未執行時，則輸出第二隨機指令清單300。換言之，第二隨機指令清單300吻合測試規範資訊，故未執行警告程序，且第二隨機指令清單300可用於後續測試使用。
在一實施例中，請參閱步驟460，當警告程序執行時，則產生重置指令。換言之，第二隨機指令清單300不吻合測試規範資訊，無法用於後續測試使用，故執行警告程序提醒使用者，並產生重置指令以獲得新的隨機指令清單。
在一實施例中，第一隨機指令清單及第二隨機指令清單各自包含啟用指令、寫入指令、讀取指令、預充電指令、斷電指令及更新指令的其中至少一者。舉例而言，第一隨機指令清單及第二隨機指令清單內的指令可以為啟用指令（activate）、寫入指令（write）、讀取指令（read）、預充電指令（pre-charge）、斷電指令（power down）或更新指令（refresh），但本案不以此為限。
在一實施例中，第一隨機指令清單200及第二隨機指令清單300內各自包含複數個指令。第一隨機指令清單的複數指令中的至少兩個指令相同，且第二隨機指令清單的複數指令中的至少兩個指令相同。舉例而言，第一隨機指令清單200內可以有至少兩個相同的啟用指令（activate），第二隨機指令清單內可以有至少兩個相同的讀取指令（read），此外，當第一隨機指令順序200A為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down且測試規範順序為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down時，則第二比較結果為Yes，但當第一隨機指令順序200A為Activate、Activate、Pre-charge、Write、Read、Read、Write、Power down且測試規範順序為Activate、Activate、Pre-charge、Write、Read、Read、Write、Refresh時，則第二比較結果為No，但本案不以此為限。
請一併參照第1圖、第2圖及第6圖，在一實施例中，請參閱步驟420，可進一步將第一隨機指令清單200中的複數個第一延遲時間資訊（如t21~t27）之和及測試規範資訊內的複數個規範時間資訊之和進行比較以產生第一比較結果。舉例而言，可藉由處理器120可以將複數個第一延遲時間資訊（如t21~t27）之和與複數個規範時間資訊之和進行比較以確認是否相符合，例如，指令210與指令240間有第一延遲時間資訊t21、t22及t23，第一延遲時間資訊t21為2ns、t22為1ns且t23為3ns，故當t21+t22+t23=6ns且指令210與指令240間的規範時間資訊之和為6ns時，則第一比較結果為Yes，但當t21+t22+t23=6ns且指令210與指令240間的規範時間資訊之和為7ns時，則第一比較結果為No，但本案不以此為限。
由上述本案實施方式可知，應用本案具有下列優點。本案實施例所示之隨機指令產生系統及隨機指令產生方法得以自動產生隨機且吻合測試規範的指令清單。
雖然上文實施方式中揭露了本案的具體實施例，然其並非用以限定本案，本案所屬技術領域中具有通常知識者，在不悖離本案之原理與精神的情形下，當可對其進行各種更動與修飾，因此本案之保護範圍當以附隨申請專利範圍所界定者為準。
100:隨機指令產生系統
110:記憶體
120:處理器
200:第一隨機指令清單
200A:第一隨機指令順序
210～280:指令
210A～280A:指令
t21~t27:第一延遲時間資訊
300:第二隨機指令清單
300A:第二隨機指令順序
310～380:指令
310A～380A:指令
t31~t37:第二延遲時間資訊
400:隨機指令產生方法
410～460:步驟
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖係依照本案一實施例繪示一種隨機指令產生系統的示意圖。
第2圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。
第3圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。
第4圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。
第5圖係依照本案一實施例繪示一種隨機指令產生系統的使用情境。
第6圖係依照本案一實施例繪示一種隨機指令產生方法的流程圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記）
無
國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記）
無
100:隨機指令產生系統
110:記憶體
120:處理器
Claims (10)
- 一種隨機指令產生系統，包含： 一記憶體，用以儲存複數個指令及一測試規範資訊；以及 一處理器，耦接於該記憶體，並用以由該記憶體取得該些指令以執行以下步驟： 接收一生成指令以產生一第一隨機指令清單； 將該第一隨機指令清單中的複數個第一延遲時間資訊及該測試規範資訊內的複數個規範時間資訊進行比較以產生一第一比較結果； 將該第一隨機指令清單的一第一隨機指令順序及該測試規範資訊內的複數個測試規範順序進行比較以產生一第二比較結果； 根據該第一比較結果及第二結果以決定是否執行一警告程序； 當該警告程序未執行時，則輸出該第一隨機指令清單；以及 當該警告程序執行時，則產生一重置指令。
- 如請求項1所述之隨機指令產生系統，其中該處理器更用以由該記憶體取得該些指令以執行以下步驟： 接收該重置指令以產生一第二隨機指令清單； 將該第二隨機指令清單中的複數個第二延遲時間資訊及該測試規範資訊內的該些規範時間資訊進行比較以產生一第三比較結果； 將該第二隨機指令清單的一第二隨機指令順序及該測試規範資訊內的該些測試規範順序進行比較以產生一第四比較結果； 根據該第三比較結果及該第四結果以決定是否執行該警告程序； 當該警告程序未執行時，則輸出該第二隨機指令清單；以及 當該警告程序執行時，則產生該重置指令。
- 如請求項2所述之隨機指令產生系統，其中該第一隨機指令清單及該第二隨機指令清單各自包含一啟用指令、一寫入指令、一讀取指令、一預充電指令、一斷電指令及一更新指令的其中至少一者。
- 如請求項2所述之隨機指令產生系統，其中該第一隨機指令清單及該第二隨機指令清單內各自包含該些指令，其中該第一隨機指令清單的該些指令中的至少兩個指令相同，且該第二隨機指令清單的該些指令中的至少兩個指令相同。
- 如請求項4所述之隨機指令產生系統，其中該處理器更用以由該記憶體取得該些指令以執行以下步驟： 將該第一隨機指令清單中的該些第一延遲時間資訊之和及該測試規範資訊內的該些規範時間資訊之和進行比較以產生該第一比較結果。
- 一種隨機指令產生方法，包含： 接收一生成指令以產生一第一隨機指令清單； 將該第一隨機指令清單中的複數個第一延遲時間資訊及該測試規範資訊內的複數個規範時間資訊進行比較以產生一第一比較結果； 將該第一隨機指令清單的一第一隨機指令順序及該測試規範資訊內的複數個測試規範順序進行比較以產生一第二比較結果； 根據該第一比較結果及第二結果以決定是否執行一警告程序； 當該警告程序未執行時，則輸出該第一隨機指令清單；以及 當該警告程序執行時，則產生一重置指令。
- 如請求項6所述之隨機指令產生方法，更包含： 接收該重置指令以產生一第二隨機指令清單； 將該第二隨機指令清單中的複數個第二延遲時間資訊及該測試規範資訊內的該些規範時間資訊進行比較以產生一第三比較結果； 將該第二隨機指令清單的一第二隨機指令順序及該測試規範資訊內的該些測試規範順序進行比較以產生一第四比較結果； 根據該第三比較結果及該第四結果以決定是否執行該警告程序； 當該警告程序未執行時，則輸出該第二隨機指令清單；以及 當該警告程序執行時，則產生該重置指令。
- 如請求項7所述之隨機指令產生方法，其中該第一隨機指令清單及該第二隨機指令清單各自包含一啟用指令、一寫入指令、一讀取指令、一預充電指令、一斷電指令及一更新指令的其中至少一者。
- 如請求項7所述之隨機指令產生方法，其中該第一隨機指令清單及該第二隨機指令清單內各自包含該些指令，其中該第一隨機指令清單的該些指令中的至少兩個指令相同，且該第二隨機指令清單的該些指令中的至少兩個指令相同。
- 如請求項9所述之隨機指令產生方法，其中將該第一隨機指令清單中的該些第一延遲時間資訊及該測試規範資訊內的該些規範時間資訊進行比較以產生該第一比較結果的步驟包含： 將該第一隨機指令清單中的該些第一延遲時間資訊之和及該測試規範資訊內的該些規範時間資訊之和進行比較以產生該第一比較結果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111106904A TWI803211B (zh) | 2022-02-25 | 2022-02-25 | 隨機指令產生系統及隨機指令產生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111106904A TWI803211B (zh) | 2022-02-25 | 2022-02-25 | 隨機指令產生系統及隨機指令產生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI803211B true TWI803211B (zh) | 2023-05-21 |
| TW202334809A TW202334809A (zh) | 2023-09-01 |
Family
ID=87424533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111106904A TWI803211B (zh) | 2022-02-25 | 2022-02-25 | 隨機指令產生系統及隨機指令產生方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI803211B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200400513A (en) * | 2002-06-25 | 2004-01-01 | Fujitsu Ltd | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
| TW201435574A (zh) * | 2013-02-28 | 2014-09-16 | Intel Corp | 用於表示、指定和使用期限之方法、設備及系統 |
| US20150378956A1 (en) * | 2014-06-27 | 2015-12-31 | Advanced Micro Devices, Inc. | Memory physical layer interface logic for generating dynamic random access memory (dram) commands with programmable delays |
| TW201941067A (zh) * | 2018-03-21 | 2019-10-16 | 韓商愛思開海力士有限公司 | 記憶體控制器、具有該控制器的記憶體系統及其操作方法 |
-
2022
- 2022-02-25 TW TW111106904A patent/TWI803211B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200400513A (en) * | 2002-06-25 | 2004-01-01 | Fujitsu Ltd | Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device |
| TW201435574A (zh) * | 2013-02-28 | 2014-09-16 | Intel Corp | 用於表示、指定和使用期限之方法、設備及系統 |
| US20150378956A1 (en) * | 2014-06-27 | 2015-12-31 | Advanced Micro Devices, Inc. | Memory physical layer interface logic for generating dynamic random access memory (dram) commands with programmable delays |
| TW201941067A (zh) * | 2018-03-21 | 2019-10-16 | 韓商愛思開海力士有限公司 | 記憶體控制器、具有該控制器的記憶體系統及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202334809A (zh) | 2023-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW538341B (en) | A method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem | |
| CN112069754B (zh) | 芯片设计方法、系统、设备以及存储介质 | |
| CN105654993B (zh) | 用于ddr3 sdram控制器的功能验证方法及平台 | |
| US20150286355A1 (en) | Crawling for extracting a model of a gui-based application | |
| JPWO2006100753A1 (ja) | コスト情報管理システム、コスト情報管理方法およびコスト情報管理プログラム | |
| CN108665272A (zh) | 区块链数据处理方法、装置、设备和存储介质 | |
| CN105183641B (zh) | 一种内核模块的数据一致性校验方法及系统 | |
| JPH04119588A (ja) | メモリのリフレッシュ制御回路 | |
| TWI803211B (zh) | 隨機指令產生系統及隨機指令產生方法 | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| WO2014106844A1 (en) | Method for finding non-essential flip flops in a vlsi design that do not require retention in standby mode | |
| EP2976770B1 (en) | Pre-charging bitlines in a static random access memory (sram) prior to data access for reducing leakage power, and related systems and methods | |
| US7549133B2 (en) | System and method for qualifying a logic cell library | |
| KR20120069731A (ko) | 쿼드 데이터 레이트(ｑｄｒ) 제어기 및 그의 실현방법 | |
| CN111797588A (zh) | 一种形式验证比较点匹配方法、系统、处理器及存储器 | |
| US10311185B2 (en) | Model-building method and model-building system | |
| TW201923578A (zh) | 位元組致能記憶體內建自我測試(mbist)演算法 | |
| US20050209839A1 (en) | Data processing apparatus simulation | |
| JP2024500591A (ja) | ローハンマーリフレッシュ方法、ローハンマーリフレッシュ回路及び半導体メモリ | |
| WO2021023277A1 (zh) | 一种物理不可复制功能标签产生方法及电路 | |
| CN113779926A (zh) | 一种电路的检测方法、装置、电子设备及可读存储介质 | |
| US20100103712A1 (en) | Memory test device and methods thereof | |
| CN106777441A (zh) | 时序约束管理方法及装置 | |
| CN109918231A (zh) | 数据重整的异常修复方法、装置、设备和存储介质 | |
| Saifan et al. | Using formal methods for test case generation according to transition-based coverage criteria |