JPH08263303A

JPH08263303A - データ処理方式

Info

Publication number: JPH08263303A
Application number: JP8035152A
Authority: JP
Inventors: Hugh Densham Rodney; ヒューデンシャムロドニー; Kentish William; ケンティッシュウィリアム; Charles Eastty Peter; チャールズイースティピーター; Conrad C Cooke; チャールズクックコンラッド
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1995-02-23
Filing date: 1996-02-22
Publication date: 1996-10-11
Also published as: GB2298295B; GB9918985D0; US5898878A; CH692310A5; GB2337836B; US5881077A; CH692312A5; GB9503668D0; GB9918986D0; GB2337836A; GB2298295A; CH692311A5; GB2337837B; US5740449A; GB2337837A

Abstract

(57)【要約】【課題】データ処理装置の動作中に起こる事象を検出
し、該事象の種類やソースの決定を容易にすると共に、
補間器に供給される係数データに対する更新のタイミン
グを決める。【解決手段】示すべき事象に対して装置内で予め決め
られた複数のメモリ位置の対Ａ，Ｂにデータを書込み、
各対Ａ，Ｂからデータを読出し、これらのデータを処理
して対応事象が発生したか否かを示す割込みデータを発
生し、もしそうなら割込み信号を制御プロセッサに送り
事象に対応する割込みデータを該プロセッサ内で予め決
められたメモリ位置Ｃに書込み、該プロセッサは該位置
Ｃ内の割込みデータを読み、割込み信号が示す事象を決
定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にいってデ
ータ処理方式に関するものである。本発明の具体構成
は、データ処理装置の動作中に起こるかも知れない事象
（出来事）の検出及び（又は）表示並びにかかる装置に
よって行われる動作のタイミングの決定に関係してい
る。本発明の種々の具体構成は、録音スタジオ内の信号
処理ラックによって行われる如きデジタル音声（オーデ
ィオ）データ処理の分野に応用することができる。ただ
し、これに限られるわけではない。以下、本発明を特定
のかかる応用例について述べるが、本発明は、他のデー
タ処理装置にも応用できるものであることを理解された
い。

【０００２】

【従来の技術】録音スタジオでは、図１の簡略ブロック
図に示すように、信号処理ラック１は、オペレータ操作
卓（コンソール）２と交信し、リンク及びＩ／Ｏブロッ
ク３で示すように、信号処理ラックと各種入力／出力装
置（例えば、スピーカ、マイクロホン、ＤＡＴなど）と
の間における音声及び制御データのやり取りのため、ス
タジオ回路網（ネットワーク）の中にも接続されてい
る。該回路網の動作は操作卓又はミキシングデスク２で
制御され、該回路網の装置間におけるデータの授受や、
信号処理ラックによる必要な処理の実施は、操作卓の制
御器の操作に応じて行われる。

【０００３】信号処理ラック１は、操作卓２の各種制御
器の状態に応動する制御側と、該制御器の設定に応じて
所要の音声処理機能を実施し、音声データを上記リンク
を介して上記回路網の装置に伝達する音声処理側とに分
けられる、と考えることができる。

【０００４】本発明を適用できる信号処理ラック１の例
では、図２に模式的に示すように、デジタル音声データ
の処理は並列の処理アレイによって行われる。図２は、
Ａ〜Ｆで表した８つの信号処理集積回路（ＳＰＩＣ）４
のアレイを示す。これらのＳＰＩＣ、即ちデータプロセ
ッサ４は少なくとも電気的に方形アレイに配列され、各
ＳＰＩＣは、水平データバスＨ及び垂直データバスＶに
接続される。各ＳＰＩＣ４は、これに接続される２つの
バスの各々でデータを交信するように構成され、水平及
び垂直バスＨ，Ｖの各々は一定数のＳＰＩＣ４によって
共用される。

【０００５】全体の並列処理アレイは勿論、図２に示す
より相当に多い数のＳＰＩＣより成る。信号処理（Ｓ
Ｐ）ラック１は実際には、各々が例えば８つのＳＰＩＣ
のアレイをもつ１６個のカードを含んでいる。水平及び
垂直バスはこれらのカード間を接続し、従って、それら
のＳＰＩＣは電気的に１つの大きな方形アレイを形成す
る。バスは、例えば４つのカード毎に周期的パイプライ
ン・レジスタとループに接続され、該ループの周りの双
方向交信を可能とし、アレイの処理能力を拡大してい
る。

【０００６】アレイ内のＳＰＩＣ４は同期して動作し、
各ＳＰＩＣは、内部メモリに記憶された命令系列に従っ
て、各音声サンプル（サンプリング）期間に一連の動作
を行う。ＳＰＩＣは、考えられるすべての所要処理動作
がそのアレイによって実施できるように、組立て時に命
令系列が予めプログラムされる。１つの特定の例では、
各ＳＰＩＣに５１２個の命令がプログラムされ、連続す
る命令が内部メモリから読出され、クロック信号の連続
する周期にＳＰＩＣがこれらの命令を実施する。各カー
ドに制御プロセッサ（図示せず）が設けられ、当該カー
ドにおけるＳＰＩＣの各種の動作を制御する。動作時、
ＳＰＩＣは制御プロセッサの制御の下に命令系列を通し
て同期的に動作し、制御プロセッサは、オペレータ操作
卓２に応答して、ＳＰＩＣに所要の各種処理動作を実施
させる。

【０００７】本装置の動作中、ＳＰＩＣのアレイを制御
する制御プロセッサは、或る事象の発生、例えば信号の
過負荷やパリティエラーの如きエラー状態の発生の警報
を受ける必要がある。更に例を挙げると、幾つかのＳＰ
ＩＣのプログラムされた動作の一部が、種々の目的のた
めのタイマを実現すること、例えばオペレータ操作卓上
のインディケータが発光すべき時間を設定することであ
って、制御プロセッサが、かようなタイマの時間満了の
警報を受けて適正な制御機能を行わねばならないことが
ある。ＳＰＩＣは勿論、かような事象発生時に制御プロ
セッサに信号を送るように構成することができる。しか
し、各ＳＰＩＣは、各音声サンプリング期間に多く（例
えば、何百の）処理動作を行うので、かような信号を発
生したり、該信号のソース（源）を識別したりするタス
クは、処理装置の総合能率を高めようとすれば、できる
限り簡単且つ能率的に実施しなければならない。

【０００８】ＳＰＩＣは、その動作の一部として、制御
プロセッサがオペレータ操作卓２から受ける、種々の操
作卓の制御器の設定を示す制御信号に従って、音声デー
タを処理できることが要求される。例えば、信号レベル
に対する制御設定が変われば、ＳＰＩＣによって処理さ
れる音声信号は、異なる値、即ち係数を乗じて実際の音
声信号レベルが変わる必要がある。オペレータ操作卓か
ら導出される制御信号のサンプリング周波数は一般に、
音声サンプリング周波数より著しく低い。例えば、５０
ｋＨｚと比べて１ｋＨｚか又はそれより低い。したがっ
て、制御信号を補間して、制御信号のサンプリング周波
数の１周期内に多数の音声サンプルに亘って次第に変化
する係数値を得る必要がある。これを実現するため、各
ＳＰＩＣに係数補間器を配設する。制御プロセッサは、
操作卓からの制御信号に従って係数データを計算し、該
係数データを周期的に上記補間器に供給する。この補間
器は該係数データを使って補間された係数を導出し、こ
れを対応するＳＰＩＣに用いる。係数が補間される期間
は、補間器に供給される係数サンプリングレート信号
（ＣＳＲ信号）によって決められる。実際には、本装置
に供給される幾つかのＣＳＲ信号はクロックレートが違
っており、従って補間は、種々の目的のために種々異な
るＣＳＲ信号に従って行われることがある。

【０００９】

【発明が解決しようとする課題】一般に、制御プロセッ
サによって計算される係数データは、制御動作に使われ
る係数を更新するため１つより多くのＳＰＩＣに供給さ
れる必要があり、新しい係数データが対応ＳＰＩＣに供
給されて、それらのＳＰＩＣが同じ音声サンプル期間に
新しい係数値を用いてスタートすることが重要である。
例えば、複数のＳＰＩＣは、それらの動作の一部とし
て、種々の多タップ又は多ポールのフィルタを実現する
ことがあり、歪みを防ぐため、これらのフィルタに対す
る更新された係数がサンプルと同期して導入されねばな
らない。したがって、補間器に供給される係数データに
対する更新のタイミングを決める便利な方法を提供する
必要がある。これが、本発明の課題である。

【００１０】

【課題を解決するための手段】本発明は、一面におい
て、データ処理装置に複数の所定の事象のどれかが発生
したことを示す割込み（interrupt)信号で上記装置の制
御プロセッサに供給される割込み信号を上記装置内で発
生する方法を提供する。その方法は、示すべき事象に応
じて、上記装置の複数のメモリ位置の対の少なくとも一
方のメモリ位置にデータを書込むステップであって、上
記メモリ位置の対は上記事象の夫々１つに対し上記装置
内に予め定められている上記ステップと、上記メモリ位
置の対からデータを読出すステップと、上記メモリ位置
の各対から読出されたデータを処理して、上記の対応す
る事象が発生したかどうかを示す割込みデータを発生
し、もしそうであれば割込み信号を上記制御プロセッサ
に送るステップと、上記事象に対応する割込みデータ
を、上記事象に対し上記制御プロセッサ内で予め定めら
れた夫々第３のメモリ位置に書込むステップとを含み、
割込み信号を受けると、上記制御プロセッサは、上記第
３メモリ位置内の割込みデータを読出して該割込み信号
によって示された事象を決定することを特徴としてい
る。

【００１１】本発明は、他の面において、データ処理装
置を提供する。その装置は、上記装置の動作中に複数の
所定事象のどれかが発生したことを示す割込み信号を受
けるための割込み入力を有する制御プロセッサと、各対
が上記事象の夫々１つに対して予め決められた複数のメ
モリ位置の対を与えるメモリ手段と、対応する事象が発
生すると、上記対の少なくとも一方のメモリ位置にデー
タを書込む手段と、上記メモリ位置の対からデータを読
出す手段と、上記メモリ位置の各対から読出したデータ
を処理して、対応する事象が発生したかどうかを示す割
込みデータを発生し、上記事象に対応する割込みデータ
をメモリ手段の夫々の第３メモリ位置に書込む処理手段
であって、もし割込みデータが上記事象の発生を示せば
割込み信号を上記制御プロセッサの割込み入力に割込み
信号を送信するように構成された処理手段とを具え、上
記第３メモリ位置は夫々の事象に対し上記制御プロセッ
サ内に予め決められており、該制御プロセッサは、割込
み信号を受けると、上記第３メモリ位置にある割込みデ
ータを読出して該割込み信号によって示された事象を決
定するように構成されたことを特徴としている。

【００１２】例えば、事象は、装置内の特定個所におけ
る信号過負荷の発生のこともあり、或いは装置で実施さ
れタイマによって示される如き所定期間の満了のことも
ある。

【００１３】本発明の具体構成では、実際に割込み信号
を発生する方法は、１対のメモリ位置からデータを読出
すこと、割込みデータを発生し割込みデータによって促
されると割込み信号を送ること、及び割込みデータを第
３メモリ位置に書込むことを含むものが基準となる。割
込み信号が実際に発生されるかどうかは、先行する処理
動作の結果としてメモリ位置の対に書込まれるデータに
よって決まる。また、第３メモリ位置は特定の事象に対
応しているので、制御プロセッサは、割込み信号を受け
ると、所定の第３メモリ位置にアクセスしてこれらの位
置に記憶された割込みデータから、どの事象により割込
み信号が発生したかを決めるだけでよい。

【００１４】本発明は、更に他の面において、各々が、
クロック信号の連続する周期内にデータプロセッサのプ
ログラムメモリから読出した一連の命令に従って一連の
動作を実行するように構成されたデータプロセッサのア
レイを具えたデータ処理装置を提供している。上記デー
タプロセッサは１以上のデータバスを介してデータを交
信するように接続されており、各データプロセッサは、
上記バスに出力されたデータにパリティを加えるパリテ
ィ発生器と、上記バスから受けたデータのパリティを検
査し、パリティエラーを発見するとエラー信号を発生す
るパリティ検査器と、パリティエラーが発生したクロッ
ク信号の周期を示すカウントを記憶するように構成され
たレジスタ手段とを含む。

【００１５】本発明のこの面によれば、データプロセッ
サが装置の各データサンプリング期間内に多くの動作を
行っても、パリティエラーが発見されると、該エラーが
発生したクロック信号の周期を示すカウントがレジスタ
手段に記憶され、これによりエラーの源（ソース）の識
別が極めて容易になる。エラー信号を制御プロセッサに
供給し、制御プロセッサが、データプロセッサのレジス
タ手段に記憶されたカウントを、当該プロセッサからの
エラー信号を検出すると読出すように構成してもよい。
クロック信号の種々異なる周期に行われるデータプロセ
ッサ間の交信が制御プロセッサ内で予め定められていれ
ば、制御プロセッサは、レジスタ手段から読出したカウ
ントから、エラーを含むデータを送信した特定のデータ
プロセッサを識別することができる。

【００１６】本発明は、別の面において、各データプロ
セッサが、係数データを受けそれから補間された係数を
発生しそれをデータプロセッサの処理動作に使用するた
めの補間器を含む複数のデータプロセッサと、該補間器
に供給される係数データを発生する制御プロセッサとを
具え、各補間器は、各データプロセッサに供給される複
数の係数クロック信号に応じて係数を発生するように構
成され、各データプロセッサは、１以上の上記クロック
信号の状態に応じてタイミング割込み信号を発生し、該
タイミング割込み信号は、更新された係数データの補間
器への供給タイミングを定めるものであるデータ処理装
置を提供する。

【００１７】本発明のこの面の具体構成は、補間器に供
給される係数データに対する適正な更新のタイミングを
定める便利な手段を提供する。

【００１８】データ処理装置は勿論、本発明の１以上の
種々の面を具体化したものを含む。また、本明細書にお
いて、本発明を具体化した装置について特徴を述べる場
合、本発明の方法によっても対応する特徴が与えられる
であろう。逆も同様である。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明を具
体的に説明する。図３は、図２の並列処理アレイ内のデ
ータプロセッサ、即ちＳＰＩＣ４の一般構成を示す略式
ブロック図である。本発明の好適な具体構成を述べる前
に、ＳＰＩＣ４の基本的な構成及び作用を説明する。

【００２０】ＳＰＩＣ４は、該ＳＰＩＣの動作を制御す
る命令系列が記憶されているプログラムＲＡＭ５を有す
る。プログラムＲＡＭ５はアドレス計算器６に接続さ
れ、該計算器は、全体的に７で示すデータＲＡＭ部への
アドレス入力を発生する。データＲＡＭ部７は、夫々読
出し及び書込みアドレス入力ＲＡ及びＷＡ並びにデータ
入力Ｄをもつ３つのデータＲＡＭ７ａ，７ｂ及び７ｃを
含む。データＲＡＭ部７からの３つのデータ出力は、Ｍ
ＵＸブロック９で全体的に示すマルチプレクサ（スイッ
チング）装置への４つの入力の内の３つを形成する。Ｍ
ＵＸブロック９の４番目の入力１０は、後述のように補
間器２３から係数ｃを受ける。ＭＵＸブロック９は、そ
の４入力のどれかを行われる命令に応じてその４出力の
どれかに接続することができるように構成される。

【００２１】ＭＵＸブロック９の上の２出力は、乗算器
（Mult）１１への２入力を形成し、該乗算器の出力は、
この出力のビットシフトを行う乗算器シフタ（Mult Shi
ft）１２に接続される（例えば、乗算器１１への入力が
３２ビット幅であれば、乗算器の出力が６４ビットにな
ることがあり、乗算器シフタ１２は、行われる命令に従
って所要の３２ビットを選択してその出力に供給す
る。）。乗算器シフタ１２の出力は計算論理ユニット
（ＡＬＵ）１３に供給される。乗算器１１への一方の入
力はまた、マルチプレクサ９の第３出力と同様に、ＡＬ
Ｕ１３の入力に直接接続される。ＡＬＵ１３の出力はマ
ルチプレクサ１４の１入力に接続され、該マルチプレク
サの出力は３つのデータＲＡＭ７ａ，７ｂ及び７ｃのデ
ータ入力Ｄに接続される。

【００２２】マルチプレクサ９の４番目の出力１５は、
出行するデータ用のパリティビットを発生するパリティ
発生器８を介して第１及び第２Ｉ／Ｏ（入力／出力）手
段１６Ｈ及び１６Ｖに接続される。Ｉ／Ｏ手段１６Ｈ，
１６Ｖは、データプロセッサをデータ転送のために水平
及び垂直データバスＨ，Ｖで夫々接続する。図４にもっ
と詳細に示すように、Ｉ／Ｏ手段の各セクション１６
Ｈ，１６Ｖは、夫々の出力データパス１７Ｈ，１７Ｖ及
び夫々の入力データパス１８Ｈ，１８Ｖを含む。マルチ
プレクサ９の出力１５は、出力データパス１７Ｈ及び１
７Ｖに接続される。出力データパス１７Ｖにはレジスタ
（V OUT REG)１９Ｖ及び出力ドライバ２０Ｖが接続さ
れ、該ドライバの出力は垂直（Ｖ）バスに接続される。
入力データパス１８Ｖについては、Ｖバスが入力バッフ
ァ２１Ｖを介してレジスタ（V IN REG) ２２Ｖに接続さ
れる。Ｉ／Ｏセクション１６Ｈのデータパス１７Ｈ及び
１８Ｈは、同様に対応するレジスタ（H OUT REG 及び H
IN REG)１９Ｈ及び２２Ｈ並びに出力ドライバ２０Ｈ及
び入力バッファ２１Ｈを介して、水平（Ｈ）バスに接続
される。入力データパスにおけるレジスタ２２Ｈ及び２
２Ｖの出力はパリティ検査ユニット２５に接続され、そ
こで、バスから受けたデータのパリティ検査が行われ
る。パリティ検査ユニット２５の出力は、マルチプレク
サ１４の第２入力となる。

【００２３】図２のアレイにおける各ＳＰＩＣ４は、組
立て時に、プログラムＲＡＭ５に記憶された一連の命令
に従って、各音声サンプル期間に一連の動作を行うよう
にプログラムされる。述べようとする具体例では、各Ｓ
ＰＩＣ４は、音声サンプル期間毎に５１２のかような命
令を実施できる。組立ての際、命令は、制御プロセッ
サ、この例では６８０３０プロセッサ２６を介してプロ
グラムＲＡＭ５に書込まれる。信号処理ラック１（図
１）のカード当たり１つの制御プロセッサがある。動作
時、５１２の命令は、音声サンプル期間につき５１２の
クロック周期、即ち「ティック」を発生するクロック２
７からの信号に従い、プログラムＲＡＭ５から順次読出
される。

【００２４】クロック２７は、すべて同期化され、音声
サンプリング周波数で動作する全体的な「スタートサン
プルクロック」により、ティック（刻時）カウントを開
始するようトリガされる。したがって、アレイ内のＳＰ
ＩＣはすべて、各音声サンプル期間中の夫々の命令系列
を通して同期的に進行する。

【００２５】並列処理アレイは全体として、スタジオ回
路網の配置及びオペレータ操作卓２における制御器の設
定に応じて必要となる、考えられるすべての機能の実現
を考えに入れている。特定の機能を切替えたり、データ
の経路選択を変えたりするために、制御プロセッサ２６
は、直接プログラムＲＡＭ５に書込んでデータＲＡＭ部
７に対するアクセスアドレスを変えることができる。例
えば、一定の機能を切替えるのに、当該機能に対応する
命令によってアクセスされるアドレスを、該機能が働い
ているときに用いる処理されたデータを含むアドレスか
ら、該機能が切離されるときに用いる未処理データを含
むアドレスに変えることができる。

【００２６】制御プロセッサ２６はまた係数補間器２３
に接続され、該補間器は、制御プロセッサ２６より供給
される係数データから、ＳＰＩＣの処理動作に使われる
係数ｃを発生する。各ＳＰＩＣ４に対し別個の補間器２
３が設けられる。補間器の動作は、あとで述べる。補間
器２３より出力される係数は、マルチプレクサ９の入力
１０に供給される。

【００２７】図５は、プログラムＲＡＭ５に記憶される
命令用の命令ワードの一般的フォーマットを示す模式図
である。この命令は、４８ビットの長さである。命令ワ
ードの最初の８ビットは、命令のタイプ、例えばデータ
ＲＡＭ部７の２つにあるデータを加算せよ、データＲＡ
Ｍ部の１つにあるデータに係数を乗算せよ等々を示す動
作コードを構成する。命令ワードの次の１２ビットは、
ＳＰＩＣの内部動作を制御する、例えばＭＵＸブロック
９及びマルチプレクサ１４の切替え、データＲＡＭ部７
の可能化（イネーブリング）、Ｉ／Ｏセクション１６
Ｈ，１６Ｖにおける出力ドライバ２０Ｈ，２０Ｖの可能
化を含むＩ／Ｏアクセス等々を制御するための制御デー
タを構成する。命令ワードの次の２８ビットは、４つの
７ビットのアドレス領域に分けられる。第１の３つのア
ドレス領域は、３つのデータＲＡＭ７ａ，７ｂ及び７ｃ
に対する読出しアドレスを表す。最後のアドレス領域
は、データＲＡＭ部７の１以上にデータを書込むための
書込みアドレスを表す。

【００２８】再び図３に戻り、各命令がプログラムＲＡ
Ｍ５から読出されるに従い、アドレスがアドレス計算器
６に供給され、そこで、データＲＡＭ部７に対する読出
し及び書込みアドレスが復号される。残りの命令データ
は、図３で太く示される制御ライン３０に出力される。
この略式ブロック図では、制御ラインは、データＲＡＭ
部７、ＭＵＸブロック９、乗算器１１、乗算器シフタ１
２、ＡＬＵ１３、Ｉ／Ｏ手段１６Ｈ，１６Ｖ及びマルチ
プレクサ１４に接続され、これらの素子の動作を命令ワ
ードに従って制御するように示されている。

【００２９】ＳＰＩＣ４の内部ハードウェアは、高度に
パイプライン化されている。パイプライン・レジスタを
図３では１点鎖線で模式的に示し、Ｐ１〜Ｐ７で表して
ある。これらは、プログラムＲＡＭ５からデータＲＡＭ
部７、ＭＵＸブロック９、ＡＬＵ１３及びマルチプレク
サ１４を経てデータＲＡＭ部７に戻るデータ及び制御パ
ス（信号路）を、次の如き８つのパイプライン段０〜７
に分ける。パイプライン段動作０プログラム読出し１アドレス計算２データ読出し３乗算器１４乗算器２５乗算器シフト６ＡＬＵ７データ書込み

【００３０】各パイプライン段０〜７はカウンタ２７の
１ティックに対応し、該ティックはプログラムＲＡＭ５
から連続する命令の読出しをトリガする。即ち、音声サ
ンプル期間のスタートのティック０で、命令０がプログ
ラムＲＡＭ５からパイプライン・レジスタＰ１に読出さ
れる。次のティックで、命令１がプログラムＲＡＭ５か
らパイプライン・レジスタＰ１に読出され、その時命令
０に対するアドレス計算がアドレス計算器６で行われ
る。このあとの次々のティックで、命令が次々にプログ
ラムＲＡＭ５から読出され、その間、命令０に対する命
令データ、この命令により発生されたデータが内部パイ
プライン段を通って伝搬する。パイプライン段１でアド
レス計算器６により発生された読出しアドレスは、直ぐ
次のパイプライン段でデータＲＡＭ部７へのアクセスに
使用され、一方、パイプライン段１で発生された書込み
アドレスｗａは、パイプライン段７まで必要とならな
い。図３に模式的に示すように、書込みアドレスｗａ
は、パイプライン・レジスタＰ２から延長されたアドレ
スラインに供給され、パイプライン・レジスタＰ３〜Ｐ
７を経てパイプライン段７でデータＲＡＭ部７の書込み
アドレス入力ＷＡに現れる。

【００３１】例えば、データＲＡＭ７ａ及び７ｂ内の指
定されたアドレスにあるデータを乗算し、その積をデー
タＲＡＭ７ｃ内の指定されたアドレスに書込むことを要
求する命令を考える。その動作は、次のようになる。最
初のティックで、命令がプログラムＲＡＭ５から読出さ
れる。次のティックで、データＲＡＭ７ａ及び７ｂに対
する読出しアドレス及びデータＲＡＭ７ｃに対する書込
みアドレスがアドレス計算器６で発生される。第３のテ
ィックで、該読出しアドレスがデータＲＡＭ７ａ，７ｂ
に供給され、これらのＲＡＭは制御ライン３０上の命令
ワードによってイネーブルされ、適正なデータサンプル
がパイプライン・レジスタＰ３に読出される。データＲ
ＡＭ７ｃに対する書込みアドレスは、パイプライン・レ
ジスタＰ３のアドレスライン延長部に送られ、次々のテ
ィックで後続のパイプライン段を通って伝搬する。第４
のティックで、ＭＵＸブロック９が、データＲＡＭ部７
から読出したデータサンプルを乗算器１１の２入力に供
給するように制御され、乗算器１１は乗算処理の第１段
階を行う。第５のティックで、乗算器１１は、乗算処理
の第２段階を行い、その積をパイプライン・レジスタＰ
５に供給する。第６ティックで、命令ワードの制御の下
に乗算器シフタ１２により上記積のビット・シフトが行
われ、その結果がパイプライン・レジスタＰ６に供給さ
れる。第７ティックで、上記積がＡＬＵ１３を経てパイ
プライン・レジスタＰ７に供給される。第８ティック
で、書込みアドレスｗａがデータＲＡＭ部７に送られ、
マルチプレクサ１４がＡＬＵ１３からの出力をデータＲ
ＡＭに供給するように制御される。この段階の間、デー
タＲＡＭ７ｃは命令ワード内の制御データによってイネ
ーブルされ、それにより、上記積がこのデータＲＡＭ内
の適正なアドレスに書込まれ、動作が完了する。

【００３２】上述より、ティック０で読出される命令０
が変数Ｘを発生する場合、そのデータは、第７ティック
の終わりまでデータＲＡＭ部７に書込まれないことが分
かるであろう。したがって、変数Ｘは、第８ティックま
で他のどんな命令によっても使用可能とならない。ティ
ックｎでプログラムＲＡＭ５から読出される命令は、テ
ィックｎ＋２でデータＲＡＭ部７からデータが読出され
るので、変数Ｘを使用しうる最初の命令は、ティック６
でプログラムＲＡＭ５から読出される命令６である。

【００３３】Ｈ又はＶバスを用いるＳＰＩＣ４間の転送
は、標準のパイプライン・タイミングで行われる。よっ
て、ティック０での命令０がバスの１つにデータを出力
することを要求する場合、該データは、ティック３で、
ＭＵＸブロック９の出力１５上のＩ／Ｏセクション１６
Ｈ，１６Ｖに供給されることになる。このティックの終
わりに、上記データは、Ｉ／Ｏセクションの出力レジス
タ１９Ｈ及び１９Ｖに記憶され、これは、図４に括弧で
示すように等価のパイプライン・レジスタＰ４に相当す
る。ティック４で、命令ワード内の制御データは、出力
セクションへの制御ライン接続を介して出力ドライバ２
０Ｈ，２０Ｖの適正な一方をイネーブルし、ティック４
でデータがＨ又はＶバスに現れることになる。

【００３４】同様に、ティック０でのデータ入力命令に
対し、データはティック４で、Ｉ／Ｏセクションの入力
レジスタ２２Ｈ及び２２Ｖの適正な一方にバスから供給
され、これらの入力レジスタは、図４に括弧で示すよう
に等価のパイプライン・レジスタＰ５に相当する。ティ
ック５で、データは、該入力レジスタによって等価のパ
イプライン・レジスタ（Ｐ６）に出力される。ティック
６でパリティ検査が行われ、ティック７でデータがマル
チプレクサ１４からデータＲＡＭ部７の適正な１つに供
給される。

【００３５】図６は、同じバスを介する２つのＳＰＩＣ
間の交信動作を図式的に示すもので、ここでは図２のＳ
ＰＩＣＡ及びＣを取上げる。この例は、データをＳＰ
ＩＣＡからＳＰＩＣＣへ転送する場合を示す。ティッ
ク０で、データＲＡＭ部７内の１つの指定されたアドレ
スからのデータをＨバスに出力することを指示する命令
０が、ＳＰＩＣＡ内のプログラムＲＡＭ５から読出さ
れる。同じティック０で、命令０がＳＰＩＣＣ内のプ
ログラムＲＡＭ５から読出され、Ｈバスからのデータを
データＲＡＭ部７の１つの指定されたアドレスに入力す
ることが指示される。ティック１で、ＳＰＩＣＡ内の
アドレス計算器６により読出しアドレスの計算が行わ
れ、ＳＰＩＣＣ内のアドレス計算器６により書込みア
ドレスの計算が行われる。ティック２で、データが、Ｓ
ＰＩＣＡ内のデータＲＡＭ部７の１つにおける適正な
アドレスから読出され、入力命令がＳＰＩＣＣ内のパ
イプライン・レジスタＰ３に供給される。

【００３６】ティック３で、データは、ＳＰＩＣＡの
Ｉ／Ｏセクション１６Ｈ内の出力レジスタ１９Ｈに供給
され、入力命令はＳＰＩＣＣ内のパイプライン・レジ
スタＰ４に供給される。ティック４で、ＳＰＩＣＡ内
の出力ドライバ２０Ｈがイネーブル（可能化）されてＨ
バスにデータを出力し、データは、ＳＰＩＣＣのＩ／
Ｏセクション１６Ｈ内の入力レジスタ２２Ｈ（等価のパ
イプライン・レジスタ（Ｐ５）に相当）によって受信さ
れる。ティック５で、データは、ＳＰＩＣＣ内の入力
レジスタ２２Ｈから等価のパイプライン・レジスタ（Ｐ
６）に供給される。ティック６で、ＳＰＩＣＣ内のパ
リティ検査ユニット２５によりパリティ検査が行われ
る。ティック７で、データは、ＳＰＩＣＣ内のデータ
ＲＡＭ部７の１つにおける指定されたアドレスに書込ま
れる。したがって、同じバスによる２つのＳＰＩＣ間の
交信は、合計８ティックを要する。

【００３７】各ＳＰＩＣにおいて、５１２の命令の一定
数が、動作中に起こるかも知れない各種の事象、例え
ば、装置内の種々の個所における信号の過負荷をテスト
する処理に関係している。１００チャネルの操作卓で
は、信号処理ラック１に約１０００の過負荷検出点があ
り、各ＳＰＩＣ４は、これらの点の例えば１０〜２０個
所における信号の過負荷をテストするための命令を有す
ることがある。かかる事象が検出されると、適正な処置
が取れるように制御プロセッサ２６に示されねばならな
い。例えば、信号過負荷の場合、制御プロセッサがオペ
レータ操作卓上のインディケータを発光させ、オペレー
タが適切な調整を行えるようにしてもよい。したがっ
て、ＳＰＩＣは、これらの事象のどれかを検出すると割
込み（中断）信号を発生するように構成され、割込み信
号は制御プロセッサ２６に供給される。本発明の好適な
具体構成は、割込み信号を発生し割込みのソース、即ち
割込みを発生させた事象を識別する、極めて効率的な装
置を提供する。これを今から説明する。

【００３８】各ＳＰＩＣ４では、プログラムＲＡＭ５に
記憶された命令系列は、当該ＳＰＩＣが事象を検出する
と割込みを発生する必要がある各事象に対する割込みテ
スト命令を含む。割込みテスト命令は、命令が、夫々の
データＲＡＭ、例えば７ａ及び７ｂ内の２つの指定され
たメモリ位置からデータを読出すこと、ＡＬＵ１３にお
いてこれらデータ値の一方を他方から減算すること、及
び減算結果を残りのデータＲＡＭ、例えば７ｃ内の指定
されたデータ位置に書込むことを含む点において、通常
の減算命令とよく似ている。しかし、割込みテスト命令
については、命令ワードの動作コード（図４参照）が命
令を割込みテスト命令として識別する。例えば、動作コ
ードの１ビット（割込み制御ビット）を割込みテスト命
令に対してのみセットしてもよく、このビットを割込み
テスト命令用のＡＬＵ出力と一緒に使用して、割込みテ
スト命令用のＡＬＵ出力が非ゼロのとき、そして、その
ときのみ、割込み信号を制御プロセッサに送信するよう
にすることができる。

【００３９】或いは、特殊な８ビット動作コードにより
命令を割込みテスト命令として識別し、例えばＡＬＵ１
３又は制御ライン３０内の復号器が動作コードに応じて
１ビット出力を発生し、このビットが、割込みテスト命
令に対してのみセットされ、割込み制御ビットとして働
くようにしてもよい。同じく、この割込み制御ビットを
ＡＬＵ出力と共に使用して、ＡＬＵ出力が非ゼロのとき
割込み信号を発生するようにすることもできる。このよ
うにすれば、割込みテスト命令により、２つの指定され
たデータ位置から命令によって読出されるデータ値が等
しくないとき、ＳＰＩＣによって割込み信号が発生され
ることになる。この理由により、割込みテスト命令を
「不等時割込み命令」（ＩＮＥ命令）と名付け、以後こ
のように呼ぶこととする。

【００４０】図７は、ＩＮＥ（interrupt-if-not-equa
l）命令から割込みを発生させるための、図３のＳＰＩ
Ｃ４の一部を詳細に示す図である。図７に、３つの入力
３５〜３７をもつＡＬＵ１３が示される。入力３５及び
３７は、直接ＭＵＸブロック９の出力に接続され、入力
３６は、図３の乗算器シフタ１２に接続される。ＡＬＵ
１３はマルチプレクサ１４に接続される出力（図３）で
ある出力３８を有する。ＡＬＵはまた、ＡＮＤゲート４
０の反転入力に接続される１ビット出力３９を有する制
御ライン３０が、命令ワードに従ってＡＬＵ１３の動作
を制御するために、図７に示す如くＡＬＵ１３に接続さ
れる。しかし、この例では、制御ライン３０の１ビット
分岐線４２が直接ＡＮＤゲート４０の第２入力に接続さ
れる。ＡＮＤゲート４０の出力は、ＳＰＩＣ４の割込み
出力４３を構成して、制御プロセッサ２６に割込み信号
を供給する。

【００４１】ＡＬＵ１３の１ビット出力３９の状態は、
２つの入力３５，３７に供給されるデータに応じてＡＬ
Ｕ１３内の専用ロジック（論理回路）によって決定され
る。詳しくいえば、ＡＬＵ１３は、入力３５及び３７に
供給されるデータが等しいとき常に出力３９を論理１に
セットする。その他の場合は、この出力は論理０にセッ
トされる。同時に、勿論、ＡＬＵにより行われるどんな
計算動作の結果も、平常どおり出力３８に供給される。
制御ライン３０の１ビット分岐線４２に供給されるデー
タは、ＩＮＥ識別制御ビットである。この例では、動作
コードの１ビットがＩＮＥ命令を識別するのに専用さ
れ、このビットが制御ライン３０の分岐線４２に供給さ
れる制御ビットである、と仮定する。ただし、同じよう
にＩＮＥ命令を動作コードの特殊なビットパターンによ
って識別してもよい。この場合、動作コードから１ビッ
ト出力を発生する復号器を設け、このビットをＩＮＥ命
令に対してのみセットするようにしてもよい。該復号器
を制御ライン３０に設け、その１ビット出力を図７の分
岐線４２に供給してもよい。或いは、復号器をＡＬＵ１
３内に設け、得られる制御ビットとしての１ビット出力
を直接ＡＮＤゲート４０の第２入力に接続することもで
きよう。しかし、ＩＮＥ識別制御ビットはＩＮＥ命令に
対してのみセットされるので、発生される論理１は、命
令がＩＮＥ命令として実施されるときに、ＡＮＤゲート
４０の第２入力に加えられることになる。よって、割込
み出力４３は、ＡＬＵの入力３５及び３７に供給される
データ値が等しくない場合、ＩＮＥ命令に対してのみ論
理１にセットされる。

【００４２】図８は、ＩＮＥ処理の動作を模式的に示す
ものである。この図では、ブロックＡ，Ｂ及びＣは夫
々、特定のＩＮＥ命令によって定められる、データＲＡ
Ｍ７ａ，７ｂ及び７ｃ内のメモリ位置を表す。詳しく
は、Ａ及びＢは、ＩＮＥ命令内の読出しアドレスに対応
する、データＲＡＭ７ａ及び７ｂ内のデータ位置であ
り、データＲＡＭ７ｃ内の位置Ｃは、ＩＮＥ命令内の書
込みアドレスに対応する。動作時、ＩＮＥ命令はプログ
ラムＲＡＭ５から読出され、アドレス計算が行われ、位
置Ａ及びＢのデータがデータＲＡＭ７ａ及び７ｂから読
出される。このデータは、ＭＵＸブロック９により命令
ワードの制御の下に、図８で模式的に示すようにＡＬＵ
の入力３５及び３７に接続されたＭＵＸ出力に供給され
る。ＡＬＵ１３は、制御ライン３０を介する命令データ
の制御の下に、位置Ｂのデータを位置Ａのデータから減
算し、得られた「割込みデータ」を出力３８に供給す
る。割込みデータ、即ち減算の結果は、マルチプレクサ
１４を介してデータＲＡＭ７ｃに供給され、位置Ｃに書
込まれる。割込みデータがＡＬＵ１３の出力３８に供給
されるに従い、出力３９の状態は、位置Ａから入力３５
に供給されたデータが位置Ｂから入力３７に供給された
データと等しいかどうかによってセットされる。データ
値が等しい、即ちｄａｔａ_A−ｄａｔａ_B＝０ならば、
出力３９は論理１にセットされ、反転ののち論理０がＡ
ＮＤゲート４０に入力される。しかし、ｄａｔａ_A−ｄ
ａｔａ_B≠０ならば、論理１がＡＮＤゲート４０に入力
される。同時に、制御分岐線４２上にＩＮＥ識別制御ビ
ットがセットされ、命令がＩＮＥ命令であることが示さ
れると、割込み信号が割込み出力４３に発生される。

【００４３】このようにして、ＩＮＥ命令は、割込み信
号を発生する簡単な用途の広い方法を提供する。割込み
信号が実際にＩＮＥ命令によって発生されるかどうか
は、もっぱら、ＩＮＥ命令が行われるときデータＲＡＭ
部７内の位置Ａ及びＢにあるデータによって決まる。こ
れらの位置にあるデータが等しくなければ、割込み信号
が発生される。割込み信号の発生を要する事象のテスト
は、ＳＰＩＣの命令系列における前の方の命令によって
行うことができる。正常状態では、位置Ａ及びＢのデー
タは等しく、従って、ＩＮＥ命令が行われる度に（音声
サンプル期間毎に１回）割込み信号は発生されない。し
かし、前の方の処理動作の結果上記のような事象が検出
される場合、データが位置Ａ，Ｂの一方に両位置のデー
タが異なるように書込まれる可能性があり、次のＩＮＥ
命令の実施により割込み信号が発生されることになる。

【００４４】前述のとおり、ＩＮＥ命令によって生成さ
れる割込みデータ、即ち位置Ａ及びＢのデータの減算結
果は、位置Ｃに書込まれる。このデータは、割込み信号
が発生されたかどうかを識別するものである。というの
は、割込みデータは、正常状態ではゼロであり（ｄａｔ
ａ_A＝ｄａｔａ_B）、割込み信号が発生される場合のみ
非ゼロとなる（ｄａｔａ_A≠ｄａｔａ_B）からである。
所定のＳＰＩＣ内の全ＩＮＥ命令に関するデータ位置Ｃ
のアドレスは、組立て時に制御プロセッサ２６に記憶さ
れる。これらのアドレスは、例えば制御プロセッサのメ
モリ内に参照表の形で記憶してもよく、制御プロセッサ
は、それらのアドレスを、対応するＩＮＥ命令によって
割込み信号が発生される結果となる特定の事象と結び付
ける。

【００４５】したがって、ＳＰＩＣによる処理の間に検
出され割込み信号の発生を要する各事象に対し、当該事
象の検出の結果割込み信号を発生すべき場合、そのデー
タ位置Ａ，Ｂが書込まれる対応ＩＮＥ命令がある。これ
らのＩＮＥ命令のデータ位置Ｃは、該ＩＮＥ命令に対応
する事象に対して制御プロセッサ内で表にされる。これ
は、制御プロセッサ２６が受ける割込み信号のソースを
識別するための、極めて便利な手段を提供する。詳しく
いえば、割込み信号を受けた時、制御プロセッサは、特
定のＳＰＩＣにおけるＩＮＥ命令に対する全部のデータ
位置Ｃを読出すだけでよく、これらの位置の各々に記憶
された割込みデータは、対応するＩＮＥ命令によって割
込み信号が発生されたかどうかを示す。ＩＮＥ命令によ
って発生された割込みデータが第３のデータ位置Ｃに書
込まれなかった場合、制御プロセッサは、割込み信号を
受けた時、該ＩＮＥ命令に対する位置Ａ，Ｂのすべての
対を読出して、対応するＩＮＥ命令により割込み信号が
発生されたかどうかを自分で位置Ａ，Ｂの各対にあるデ
ータから計算する必要がある。

【００４６】図９は、信号過負荷を示す割込み信号を発
生するために、ＩＮＥ命令をＳＰＩＣ内でどのように使
用するかの一例を示すものである。この図では、ＳＰＩ
Ｃの動作に関係する部分を、同じ機能をもつブロック回
路図の形で表したが、勿論、動作は実際にはプログラム
ＲＡＭ５に記憶された命令系列の種々の命令に応答して
ＳＰＩＣ回路によって行われる。図９において、装置内
の特定個所での音声レベルの絶対レベルが絶対ブロック
（ＡＢＳ）４５で測定され、その出力は比較器４６の一
方の入力となる。最大所望信号レベルに対応する閾レベ
ル（ＬＥＶ）が、比較器４６の他方の入力に供給され
る。ＡＢＳブロック４５の出力が閾レベルより大きくな
り、信号の過負荷を示すと、比較器４６は、マルチプレ
クサ４８の制御入力４７に制御信号を出力する。マルチ
プレクサ４８は、２つの入力４９及び５０をもつ。入力
４９は、データＲＡＭ部７のデータ位置Ｌから読出され
たデータを受ける。このデータはまた、インバータ５１
を介してマルチプレクサ４８の入力５０に供給される。
マルチプレクサ４８の出力は、ＩＮＥ機能ブロック５３
への一方の入力５２を構成し、その他方の入力５４は直
接マルチプレクサ４８の入力４９に接続される。

【００４７】マルチプレクサ４８の制御入力４７に制御
信号がない（即ち、信号過負荷がない）とき、マルチプ
レクサ４８の入力４９はＩＮＥ入力５２に接続される。
この状態では、ＩＮＥブロック５３の両入力５２，５４
は、データ位置Ｌから読出されたデータを受ける。ＩＮ
Ｅ入力が等しい（データＲＡＭの位置Ａ，Ｂにあるデー
タ値が等しいことを意味する）ので、割込み出力４３に
割込み信号は発生されない。しかし、制御入力４７に制
御信号を受けると、マルチプレクサ４８はその入力５０
をＩＮＥ入力５２に接続する。この状態では、位置Ｌか
らのデータがＩＮＥ入力５４に供給されるが、このデー
タはＩＮＥ入力５２で反転される。即ち、データは、デ
ータＲＡＭの位置Ａ，Ｂの一方にｄａｔａ_A≠ｄａｔａ
_Bとなるように書込まれる。そうすると、２つのＩＮＥ
入力上のデータが等しくなくなるので、割込み出力４３
に割込み信号が発生される。上述のように、いま述べた
機能は実際には、ＳＰＩＣのプログラムされた命令系列
の中の一定数の命令によって実施され、次々に行われ
る。図９のＩＮＥ入力５２，５４上のデータは、ＩＮＥ
命令において定められた位置Ａ，Ｂに供給されるデータ
であり、このデータは引続きＩＮＥ命令によって読出さ
れ割込みデータが発生され、適宜図８で述べたように割
込み信号が発生される。

【００４８】図１０は、ＩＮＥ命令をＳＰＩＣにおいて
どのように使用するかの他の例を示す。この場合、ＩＮ
Ｅ命令は、ＳＰＩＣにより実施されるタイマによって定
められたプリセット期間の満了を検出するのに使用され
る。かようなタイマは、幾つかの目的に必要である。例
えば、制御プロセッサ２６は、信号の過負荷を検出する
と、制御操作卓上のＬＥＤをトリガしてオペレータに信
号の過負荷を警告する。しかし、過負荷の持続期間がほ
んの２〜３音声サンプル期間にすぎないこともあるか
ら、ＬＥＤは、これより相当長い期間発光してオペレー
タに見られなければならない。したがって、信号過負荷
が検出された時、タイマは、プリセット期間の満了時に
割込み信号を制御プロセッサに送ってＬＥＤを消させる
動作をするようにセットされる。ＩＮＥ機能は、図１０
に示す如きタイマについて使用することができる。ただ
し、図に表された機能は、ＳＰＩＣ４のプログラムされ
た命令系列内の特定の命令によって実施されることを再
び理解されたい。

【００４９】図１０においてブロックＸ及びＰは、ＳＰ
ＩＣのデータＲＡＭ部７内のメモリ位置を表す。正常の
状態では、タイマが不動作のとき、ゼロ値データが位置
Ｐに記憶され、タイマの所要持続期間に応じて所定の正
の値が位置Ｘに記憶される。タイマを動作状態にセット
するとき、データ値−１が位置Ｐに書込まれる。そうす
ると、各音声サンプル期間に次の如き動作が行われる。
位置Ｘ及びＰからデータが読出され、これが加算器６０
に供給される。加算器６０の出力は、再びデータ位置Ｘ
に書込まれ、ＡＢＳブロック６１にも供給される。ＡＢ
Ｓブロック６１は、絶対データ値をＩＮＥブロック５３
の一方の入力５４に供給する。加算器６０の出力はま
た、直接ＩＮＥブロック５３の他方の入力５２にも供給
される。

【００５０】加算器６０の出力が位置Ｘに戻って書込ま
れるので、もしｄａｔａ_p＝−１であれば、位置Ｘにお
けるデータ値は、いま述べた機能を実施する命令が行わ
れる各音声サンプル期間につき、１だけ減じることにな
る。最初位置Ｘにセットされた値に対応する或る数の音
声サンプル期間ののち、加算器６０の出力は、次の音声
サンプル期間に負となるであろう。加算器６０の負の出
力はＩＮＥ入力５２に供給されるが、この出力の絶対値
がＩＮＥ入力５４に供給される。この時点で、ＩＮＥ入
力は等しくなく、ＩＮＥ命令は割込み信号を発生する。
制御プロセッサは、この割込み信号を受けると、適正な
制御機能を行い、位置Ｘ及びＰのデータ値をリセット
し、タイマをリセットする。タイマは、位置Ｐに「−
１」を書込むことによりいつでも開始でき、これは、先
行する処理動作の結果として、例えば信号の過負荷の検
出により自動的に行ってもよい。

【００５１】上述の具体例では、不等時割込み（ＩＮ
Ｅ）命令を特に簡単な割込みテスト命令として用いた
が、この命令を幾つかの異なる方法で、それに応じてデ
ータをメモリ位置Ａ，Ｂに書込み、割込み条件をテスト
するために組立てうることは、勿論認められるであろ
う。

【００５２】図３に示す如く、各ＳＰＩＣ４は、バスに
出力するデータにパリティを加えるパリティ発生器８を
含む。バスから受ける全データのパリティも、パリティ
検査ユニット２５によって検査される。図１１は、図３
のデータプロセッサの、エラー信号を発生して制御プロ
セッサ２６にパリティエラー発見の警告を行うのに関係
がある部分を、もっと詳細に示すものである。

【００５３】図１１には、ＳＰＩＣのＩ／Ｏセクション
１６Ｈ，１６Ｖが示され、これらは、入来データのパリ
ティを検査しデータをマルチプレクサ１４に送るパリテ
ィ検査ユニット２５に接続される。パリティ検査は公知
の方法で行われ、パリティ検査ユニット２５は、パリテ
ィエラーを検出するとパリティエラー信号又はパリティ
割込み信号を発生し、該信号はＳＰＩＣの割込み出力６
５に供給される。割込み出力６５は制御プロセッサ２６
に接続され、これによりパリティ割込み信号が制御プロ
セッサに送られる。

【００５４】パリティエラーが発生したことが制御プロ
セッサ２６に伝達される間、各ＳＰＩＣ４は各音声サン
プル期間に５１２のプログラムされた動作を行うので、
音声サンプル期間毎にＳＰＩＣに入力されるデータは非
常に多く、このため、パリティエラーが発生した特定の
データ入力の源（ソース）を識別するタスクは複雑とな
る。したがって、図１１の好適な具体構成では、ティッ
ククロック２７（図３）からのクロック信号をカウンタ
６８に供給し、そのカウントを、ティッククロック２７
からの各ティックに対して１つずつインクリメントす
る。カウンタ６８は各音声サンプル期間の終わりでリセ
ットされ、従って、カウンタ６８が保持するカウントは
常に現在のティック数（番号）を示し、それはまた、Ｓ
ＰＩＣのプログラムＲＡＭ５から現在読出されている命
令の番号に対応する。カウンタ６８に保持されるカウン
トは常に、イネーブル入力７１をもつレジスタ７０の入
力６９に供給される。イネーブル入力７１に信号を受け
ると、レジスタ７０は入力６９に現われたカウントをラ
ッチする。

【００５５】図１１に示す如く、レジスタ７０のイネー
ブル入力７１は、パリティ検査ユニット２５のパリティ
割込み出力６５に接続される。したがって、パリティ検
査ユニット２５によりパリティ割込み信号が発生される
と、この信号がイネーブル入力７１に現われ、レジスタ
７０に現在のティックカウントをラッチさせる。こうし
て、レジスタ７０は、ＳＰＩＣが受けたデータ内にパリ
ティエラーが検出された時のティック番号（カウント）
を記憶する。しかし、前述のようなＳＰＩＣのパイプラ
イン化された動作からみて、ティックｎでパリティ検査
ユニット２５が受けたデータは、ＳＰＩＣのプログラム
ＲＡＭ５から６ティック前に読出されたデータ入力命令
に対応するものである。したがって、代わりに６のカウ
ントをカウンタ６８のカウントから、レジスタの入力６
９に接続された適当な減算器（図示せず）によって減算
してもよい。この場合、レジスタ７０は、パリティ割込
み信号が発生された時、パリティエラーが検出されたデ
ータを受信する結果となったデータ入力命令の番号に対
応するティック番号を記憶することになる。

【００５６】どちらの場合も、制御プロセッサ２６が特
定のＳＰＩＣからパリティ割込み信号を受けた音声サン
プル期間の終わりに、制御プロセッサ２６は、当該ＳＰ
ＩＣのレジスタ７０にアクセスして、そこに記憶された
カウントを読出す。このカウントにより、エラーの源を
見付けることができる。この好適な具体構成では、種々
異なるティックにＳＰＩＣ間で行われる交信はすべて、
制御プロセッサ内に予め定められている。例えば、制御
プロセッサで制御される各ＳＰＩＣに対し、当該ＳＰＩ
Ｃにデータを送るＳＰＩＣとティック番号とを対応させ
た参照表を、制御プロセッサのメモリ内に記憶させても
よい。ここで、ティック番号は、上述の如くレジスタ７
０に記憶されるカウントに応じて、受信したデータのパ
リティ検査を行う時のティック番号、或いは受信ＳＰＩ
Ｃへの入力命令の番号に対応するものでよい。いずれに
せよ、制御プロセッサは、レジスタ７０より読出したカ
ウントからパリティエラーが発生したデータを送信した
ＳＰＩＣを識別することができる。よって、エラーの源
が発見される。

【００５７】上述のパリティエラー検出回路は、装置に
おけるエラーの源を識別し不良素子の識別を助けるのに
使用することができる。正常の使用状態では、制御プロ
セッサ２６は、パリティエラーを検知すると、オペレー
タ操作卓のインディケータをトリガしてエラーが発生し
たことを示す。上述の如くレジスタ７０のカウントから
制御プロセッサ２６によって決定される、エラーの源を
示すデータは、技術者があとの段階でアクセスすること
ができる。或いは、制御プロセッサは、パリティエラー
が発生したあとレジスタ７０に記憶されたカウントを単
にログ（記録）してもよく。そうすると、あとの診断プ
ログラムの実行時にこのカウントからパリティエラーの
源を決定することができる。

【００５８】先に述べたとおり、装置の動作中、補間器
２３はＳＰＩＣ４に使用する係数ｃを発生する。係数ｃ
は、補間器２３によってティックレートの半分で発生で
きるので、ＳＰＩＣのプログラムＲＡＭ５から読出され
る命令の各連続対に対し１つの係数が発生される。した
がって、音声サンプル期間当たり２５６の係数が発生さ
れる。補間器では、制御プロセッサ２６から補間器に供
給される係数データを補間することによって係数が発生
される。制御プロセッサ２６は、オペレータ操作卓２か
ら各種制御器の設定を示す制御信号を受ける。設定が変
わると、制御プロセッサ２６は、適正な補間器に供給す
べき新しい係数データを計算する。この新しい係数デー
タは本来、与えられた係数が特定期間に亘ってインクリ
メントされるべき量である。補間器２３では、この増分
量の補間を、補間期間内の音声サンプル数に亘って係数
自体が徐々に変化するように行う。各係数に対する補間
期間は、全データプロセッサにＣＳＲ（係数サンプリン
グレート）信号の一部として分配されるＣＳＲクロック
の周期に対応する。この特定の具体構成では、実際には
１６のかようなＣＳＲ信号があり、各々は異なるＣＳＲ
クロックレートに対応している。したがって、ＣＳＲク
ロックのうち異なるものを選択して補間器２３を制御す
ることにより、係数の補間は、種々異なる機能に所望の
感度を与えるのに必要な種々異なる期間に亘って行うこ
とができる。

【００５９】１６のＣＳＲ信号は、装置の専用信号発生
器によって発生され、広く全データプロセッサ４に配分
される。ＣＳＲ信号は、図１２にその一般的フォーマッ
トを示す事象信号として配分される。事象信号は、１２
４ビットの長さがあり、データプロセッサによって各種
の制御目的に使用される２８の制御ビットを含む。事象
信号の次の９６ビットは、１６個の６ビットＣＳＲ信号
ＣＳＲ１５〜ＣＳＲ０に分割される。事象信号は、各音
声サンプル期間に全データプロセッサ４に直列に配分さ
れ、該プロセッサの１２４ビット直並列レジスタの中に
クロック入力され、従って、それらのビットは次の音声
サンプル期間の始めに並列で使用可能である。

【００６０】各ＣＳＲ信号は、図１２に示す如き同じ一
般的フォーマットをもっている。該信号の最初の４ビッ
トは、後述のように該信号に関連するシフト又は利得を
示すシフトビット「Ｓ」である。ＣＳＲ信号の５番目の
ビットは、あとで機能を述べる補間器イネーブルビット
「Ｅ」である。ＣＳＲ信号の６番目のビットは、ＣＳＲ
クロックビット（ＣＫ）自身である。このＣＳＲクロッ
クビットの状態は、与えられた（或る）音声サンプル期
間内のＣＳＲクロックの状態を示す。即ち、連続する音
声サンプル期間内のＣＳＲ信号のクロックビットは、Ｃ
ＳＲクロック信号自身を形成する一連のクロックビット
を構成する。ＣＳＲクロックビットは、各ＣＳＲクロッ
ク周期内の或る音声サンプル期間に対してセットされ、
従って、ＣＳＲクロック信号のセットされたビット間の
音声サンプル期間の数は、与えられたＣＳＲ信号のＣＳ
Ｒクロックレートに対応する。先に言及したとおり、１
６のＣＳＲ信号は異なるＣＳＲクロックレートを有する
ので、音声サンプリングレートは各ＣＳＲクロックレー
トの異なる倍数である。各データプロセッサ４に分配さ
れるＣＳＲ信号は、補間器２３に供給される。これよ
り、図１３を参照して補間器２３の動作を説明する。

【００６１】図１３に示す如く、補間器２３は３つのメ
モリ、新インクリメント（ＮＩ）メモリ７５、インクリ
メント（Ｉ）メモリ７６及び現在値（Ｐ）メモリ７７を
含む。メモリ７５〜７７は、前述のように音声サンプル
期間につき５１２ティックを発生するティッククロック
２７からクロック信号を受ける。これらのメモリは、交
互に読出し及び書込みが繰返され、「読出し」は偶数テ
ィックで、「書込み」は奇数ティックで行われる。各メ
モリ７５〜７７は、音声サンプル期間毎に発生できる２
５６の係数に対応して２５６のメモリ位置を有する。こ
れらのメモリ位置は、ティッククロック２７の２ティッ
ク毎に次々にアクセスされる。実際の係数ｃは、Ｐメモ
リ７７の連続するメモリ位置から偶数ティックで出力さ
れる。したがって、各音声サンプル期間において、Ｐメ
モリから出力される第１の係数は、プログラムＲＡＭ５
から読出される命令０及び１に使用し、第２の係数は命
令２及び３に使用することができる。以下、同様であ
る。

【００６２】Ｉメモリ７６の出力は、バレルシフタ７８
及び加算器７９を介してＰメモリ７７に接続される。Ｐ
メモリ７７の係数出力は、加算器７９の第２入力とな
る。動作時に、ＳＰＩＣの特定の命令に使用される特定
の係数ｃを変えようとする場合、制御プロセッサ２６
は、適正なＣＳＲクロックの期間に亘って係数を変える
べき量を示す係数データを発生する。制御プロセッサ２
６はその中に、例えばＰＲＯＭに、異なる係数データを
書込むべき補間器メモリ位置の表を記憶している。よっ
て、制御プロセッサ２６は、係数データを直接ＮＩメモ
リ７５の適正な位置に書込む。この係数データ、即ち増
分値は、適正なＣＳＲクロックの次の周期にＩメモリ７
６の対応位置にロード（転送）される。

【００６３】各音声サンプル期間に、１６のＣＳＲ信号
はすべて補間器２３に供給される。しかし、当該期間内
に発生されると考えられる２５６の係数の各々に対し、
適正なＣＳＲ信号が選択される。このＣＳＲ信号のクロ
ック及びイネーブルビットＣＫ，ＥはＩメモリ７６に供
給され、４シフトビットＳはバレルシフタ７８に供給さ
れる。補間器内でのＣＳＲ信号間のスイッチングは、命
令ワード内の特定の制御ビットの制御の下で行われる。
具体的には、与えられた係数ｃを使用できるプログラム
ＲＡＭ５内の命令の各対に対し、命令ワードの該対内の
制御ビットは、特定のＣＳＲ信号ＣＳＲ０〜ＣＳＲ１５
を識別し、これらを新しい係数値の補間に使用する。

【００６４】新しい増分値がＮＩメモリ７５の特定位置
に書込まれると、この値は、ＣＳＲクロックの次のパル
スでＩメモリ７６の対応位置にロードされる。これは、
当該メモリ位置に対応する係数ｃを求めるためである。
次の音声サンプル期間に、当該メモリ位置に対応するテ
ィックカウントで、上記増分値はＩメモリ７６からバレ
ルシフタ７８に出力され、そこで、該増分値がＣＳＲ信
号の４シフトビットＳによって決まる量だけシフトされ
る。これらのシフトビットＳは、音声サンプルレートの
特定係数クロックレートに対する比によって決まる量だ
け増分値をシフトさせる。具体的にいうと、音声サンプ
ルレート及び係数クロックレート間の比がＲ：１とすれ
ば、バレルシフタ７８は、シフトビットＳの制御の下に
Ｉメモリ７６からの増分値をＲで割算する。

【００６５】バレルシフタ７８から出力される割算即ち
シフトされた増分値は、ＣＳＲクロックの１周期内の各
音声サンプル期間に対して現在の係数値がインクリメン
トされるべき量であり、従って、係数ｃは、ＣＳＲクロ
ックの１周期に亘って正確な新しい値に変えられる。バ
レルシフタ７８から出力されたシフトされた増分値は、
Ｐメモリ７７から出力された現係数ｃに加算され、再び
Ｐメモリの当該係数位置に書込まれる。よって、次の音
声サンプル期間に、出力係数は、旧係数にシフトされた
増分値を加えたものとなる。

【００６６】補間器イネーブルビットＥの機能は、ＣＳ
Ｒクロックの幾つかのパルスを切替えて、より低いＣＳ
Ｒクロックレートをシミュレートできるようにすること
である。例えば、イネーブルビットＥをＣＳＲクロック
の１つおきの周期にセットすると、ＣＳＲクロックの１
つおきのパルスが切替えられ、実際のＣＳＲクロックレ
ートの半分のクロックレートがシミュレートされる。し
たがって、イネーブルビットＥは、ＣＳＲクロックレー
トの実効範囲を広げることを可能にする。

【００６７】ＳＰＩＣの１グループに関する動作に対応
する係数データを更新しようとすれば、その係数データ
を関連補間器２３のＮＩメモリに供給して、全部のＳＰ
ＩＣが同じ音声サンプル期間に新しい係数値を用いてス
タートするようにしなければならない。その一例は、Ｓ
ＰＩＣの１グループにおける命令が多タップ又は多ポー
ル・フィルタを実現する場合である。明らかに、該フィ
ルタの係数を変えようとすれば、そのグループの全部の
ＳＰＩＣが、歪みを避けるために同じ音声サンプル期間
に新しい係数値を用いてスタートしなければならない。
よって、制御プロセッサ２６は、適正なＣＳＲクロック
の周期の間に係数データを補間器に供給しなければなら
ない。本発明の好適な具体例では、制御プロセッサによ
る補間器への更新された係数データの供給タイミング
は、次のようにして達成される。

【００６８】前述のとおり、１６のＣＳＲ信号が、音声
サンプル期間毎に、広域的な直列事象信号によって全デ
ータプロセッサに分配される。各ＳＰＩＣでは、ＣＳＲ
クロックが事象信号から抽出され、これらのクロックの
１以上がタイミング割込み信号の発生に使われ、この信
号が制御プロセッサ２６に送信される。タイミング割込
み信号は、制御プロセッサをトリガして更新された係数
データを補間器に供給させる。

【００６９】図１４は、データプロセッサ４においてタ
イミング割込み信号を発生する手段を模式的に示すもの
である。該プロセッサの直並列（Ｓ／Ｐ）レジスタ８０
が事象信号を受け、この信号の１２４ビットが次の音声
サンプル期間のスタートで並列に使用可能となる。Ｓ／
Ｐレジスタ８０の出力は、データプロセッサ４の適当な
素子に接続される。例えば、ＣＳＲ信号ＣＳＲ０〜ＣＳ
Ｒ１５は、先に述べたように補間器２３に供給される。
しかし、ＣＳＲ信号のクロックビットを含むＳ／Ｐレジ
スタ８０の特定の段の出力は、１６ビット並列レジスタ
８１の入力に接続される。したがって、該レジスタ８１
は、各音声サンプル期間内に１６のＣＳＲクロック信号
の各々の現在のクロックビットを記憶する。Ｓ／Ｐレジ
スタ８１の出力は、クロックビットの選択されたものの
状態に応じてタイミング割込み信号を発生するタイミン
グ割込み発生器８２に接続される。一般に、２以上のＣ
ＳＲクロック信号が、タイミング割込み信号の発生のた
めに予め選択される。図１４に破線８４で示すように、
制御プロセッサ２６の制御の下に特定の選択がタイミン
グ割込み発生器８２内でセットされる。

【００７０】タイミング割込み発生器８２内では、選択
されたクロック信号に対応する１６ビット・レジスタ８
１の出力がＯＲゲート（図示せず）を介してデータプロ
セッサ４のタイミング割込み出力８５に接続される。よ
って、どの音声サンプル期間においても、選択されたク
ロック信号のクロックビットのどれか１つが論理１にセ
ットされると、当該ＣＳＲクロックの新しい周期のスタ
ートを示すタイミング割込み信号が発生されることにな
る。タイミング割込み出力８５は制御プロセッサ２６に
接続され、該プロセッサは、タイミング割込み信号を受
けると、ＳＰＩＣの１６ビット・レジスタ８１に記憶さ
れたデータを読出して、その中の１６ビットの状態か
ら、ＣＳＲクロック信号のどれがタイミング割込みの発
生を起こさせたかを識別する。制御プロセッサ２６は、
ＣＳＲクロック（単又は複数）の新しい周期のスタート
を検出すると、（例えば、次の音声サンプル期間で）更
新された係数データを補間器２３の適正なものへ書込む
ことができる。その更新された係数データは補間器のＮ
Ｉメモリ７５に記憶され、ＣＳＲクロックの次の周期に
対する準備が行われ、関連する機能に対応する係数が、
サンプルと同期して更新されることになる。

【００７１】前述のように、係数の補間は、１６のＣＳ
Ｒクロック周期のどれか１つの間に行われる。しかし、
ＣＳＲクロックの全部からタイミング割込み信号を発生
する必要はない。その理由は、異なるＳＰＩＣに関連す
る命令に対する新しい係数をサンプルに同期して導入す
ることは重要であるが、制御器の設定変更後ただちに係
数データ（新しい増分値）を更新する必要はないからで
ある。したがって、一定のＣＳＲクロック信号に従って
特定の係数の組が補間されても、一旦制御プロセッサ２
６が制御器の設定の調整に応答してそれらの係数に対す
る新しい増分値を算出し終えれば、その新しい係数デー
タを、当該ＣＳＲクロックの直ぐ次の周期の前に補間器
のＮＩメモリ７５に書込む必要はない。むしろ、ＣＳＲ
クロックの特定の１つ又はそれ以上をタイミング割込み
信号の発生のために選択し、これらの割込み信号を、幾
つかの異なるＣＳＲクロック信号に対応する係数のため
の係数データの更新のトリガに使用してもよい。実際に
は、先に言及したように、恐らく２又は３の１６ＣＳＲ
クロック信号がタイミング割込み信号の発生のため選択
されるであろう。

【００７２】タイミング割込み発生器８２内のクロック
信号の選択は、プロセッサによって異なるか、或いはプ
ロセッサの幾つか又はすべてにおいて同じこともある。
これは、複数のタイミング割込みが同じクロック信号か
ら１より多いＳＰＩＣによって発生されるかも知れない
点において或る程度の冗長度を生じるが、各ＳＰＩＣに
図１４に示すタイミング割込み発生手段を設けると、処
理装置に一層大きな柔軟性を与える。また、タイミング
割込み発生手段は処理ＩＣ内のシリコンで実現でき、こ
れは、係数データ更新のタイミングを取るため例えば制
御プロセッサ２６内に専用ハードウェアを設けるよりも
費用効率がよい。

【００７３】ＳＰＩＣ４の割込み出力８５は制御プロセ
ッサ２６に独立に接続してもよいが、これらの出力を、
ＯＲゲート（図示せず）を介して制御プロセッサ２６の
ただ１つのタイミング割込み入力に接続してもよい。各
プロセッサ内のレジスタ８１の内容は、どの音声サンプ
ル期間においても同じであるから、制御プロセッサ２６
は、タイミング割込み信号を受けると、ＳＰＩＣの１つ
のレジスタ８１を読出してどのクロック信号が割込みを
発生させたかを決めるだけでよい。

【００７４】上述の如く、割込みタイミング発生のため
のクロック信号の選択は、制御プロセッサ２６の制御の
下で変えることができる。これも、処理装置の柔軟性を
増し、必要でないときのタイミング割込みを防止でき
る。例えば、該装置の最初の組立て時にタイミング割込
み発生器８２を、レジスタ８１の全出力がＳＰＩＣのタ
イミング割込み出力８５から切り離されるようにセット
することができる。こうすれば、制御プロセッサ２６
は、予備的な組立て手順が行われる間不必要なタイミン
グ割込みを受けることはない。

【００７５】本発明の範囲から逸脱することなく、上述
した具体例に対して多くの変形、変更をなしうること
は、勿論認められるであろう。

【００７６】

【発明の効果】本発明の効果は、〔課題を解決するため
の手段〕の項において述べたので重複記載を省略する。

【図面の簡単な説明】

【図１】デジタル音声データ処理装置の簡略ブロック図
である。

【図２】図１の装置内のデータプロセッサのアレイを示
す模式図である。

【図３】図２のアレイ内のデータプロセッサを示すブロ
ック図である。

【図４】図３のプロセッサ内のＩ／Ｏ手段を示す略式回
路図である。

【図５】図３のプロセッサに用いる命令ワードの一般的
フォーマットの図である。

【図６】図２のアレイにおけるデータバスを共用するプ
ロセッサ間データ転送動作を示す図表である。

【図７】図３のプロセッサ内の割込み発生回路を示す図
である。

【図８】図７の回路による割込み発生動作を示す説明図
である。

【図９】図８の割込み発生動作のデータプロセッサでの
使用例１を示すブロック図である。

【図１０】図８の割込み発生動作のデータプロセッサで
の使用例２を示すブロック図である。

【図１１】図３のプロセッサ内のパリティエラー検出部
を示すブロック図である。

【図１２】本発明に用いる事象及びＣＳＲ信号のフォー
マットの例を示す図である。

【図１３】図３のプロセッサ内の補間器の詳細を示すブ
ロック図である。

【図１４】本発明に用いるタイミング割込み発生手段を
示す模式図である。

【符号の説明】

２６制御プロセッサ、７メモリ手段、７ａ，７ｂ
メモリ位置の対、７ｃ第３のメモリ位置、１３計算論
理ユニット、１３，４０処理手段、４データプロセ
ッサ、５プログラムメモリ、Ｖ，Ｈデータバス、８
パリティ発生器、２５パリティ検査器、７０レジ
スタ手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアムケンティッシュイギリス国オックスフォードシャー，チッピングノートン，リーズアプローチ１ (72)発明者ピーターチャールズイースティイギリス国オックスフォード，フェアエーカーズロード 18 (72)発明者コンラッドチャールズクックイギリス国ウィットニー，オックスフォードヒル２

Claims

【特許請求の範囲】

【請求項１】データ処理装置に所定の複数の事象のど
れかが発生したことを示す割込み信号で上記装置の制御
プロセッサに供給される割込み信号を上記装置内で発生
する方法であって、示すべき事象に応じて、上記装置の複数のメモリ位置の
対の少なくとも一方のメモリ位置にデータを書込むステ
ップであって、上記メモリ位置の対は上記事象の夫々１
つに対し上記装置内で予め定められている上記ステップ
と、上記メモリ位置の対からデータを読出すステップと、上記メモリ位置の各対から読出されたデータを処理し
て、上記の対応する事象が発生したかどうかを示す割込
みデータを発生し、もしそうであれば割込み信号を上記
制御プロセッサに送信するステップと、上記事象に対応する割込みデータを、上記事象に対して
上記制御プロセッサ内で予め定められた夫々の第３のメ
モリ位置に書込むステップとを含み、上記制御プロセッサは、割込み信号を受けると、上記第
３メモリ位置内の割込みデータを読出して該割込み信号
によって示された事象を決定することを特徴とする、デ
ータ処理装置において割込み信号を発生する方法。
【請求項２】上記事象が発生すると、データが上記メ
モリ位置の対応する対の少なくとも一方の位置に、２つ
の位置にあるデータが異なるように書込まれ、メモリ位
置の各対から読出されたデータの処理は、上記２つの位
置にあるデータを比較して比較されたデータが異なるか
どうかを示す割込みデータを得、該比較されたデータが
異なるとき割込み信号を発生することを含む請求項１の
方法。
【請求項３】上記割込みデータは、上記対の一方の位
置にあるデータを上記対の他方の位置にあるデータから
減算することによって生成され、上記割込みデータが非
ゼロのとき割込み信号が発生される請求項２の方法。
【請求項４】上記メモリ位置の対からデータを読出す
ステップ、該データを処理して割込みデータを発生する
ステップ及び該割込みデータを上記第３メモリ位置に書
込むステップは、上記データ処理装置の各データサンプ
リング期間内にメモリ位置の各対に対して１回行われる
請求項１〜３のいずれか１項の方法。
【請求項５】上記事象の少なくとも１つは、上記装置
のタイマによって示されたプリセットされた時間の満了
である請求項１〜４のいずれか１項の方法。
【請求項６】上記事象の少なくとも１つは、上記装置
内の一定の個所における信号の過負荷の発見である請求
項１〜５のいずれか１項の方法。
【請求項７】上記制御プロセッサは、割込み信号を受
けると、該割込み信号により示される事象に応じて表示
器上のインディケータを制御する請求項１〜６のいずれ
か１項の方法。
【請求項８】データ処理装置の動作中に複数の所定の
事象のどれかが発生したことを示す割込み信号を受ける
ための割込み入力をもつ制御プロセッサと、各対が上記事象の夫々１つに対して予め決められた複数
のメモリ位置の対を有するメモリ手段と、対応する事象が発生すると、上記対の少なくとも一方の
メモリ位置にデータを書込む手段と、上記メモリ位置の対からデータを読出す手段と、上記メモリ位置の各対から読出したデータを処理して、
対応する事象が発生したかどうかを示す割込みデータを
発生し、上記事象に対応する割込みデータを上記メモリ
手段の夫々の第３のメモリ位置に書込む処理手段であっ
て、もし割込みデータが上記事象の発生を示せば、割込
み信号を上記制御プロセッサの割込み入力に割込み信号
を送信するように構成された処理手段とを具え、上記第３のメモリ位置は夫々の事象に対し上記制御プロ
セッサ内に予め決められており、上記制御プロセッサ
は、上記割込み信号を受けると、上記第３メモリ位置内
にある割込みデータを読出して該割込み信号により示さ
れた事象を決定するように構成されたデータ処理装置。
【請求項９】上記処理手段は、１対のメモリ位置にあ
るデータを比較し、該比較されたデータが異なるかどう
かを示す割込みデータを生成し、もしそうであれば割込
み信号を発生するように構成された請求項８の装置。
【請求項１０】上記処理手段は、上記対の一方の位置
にあるデータを上記対の他方の位置にあるデータから減
算することにより割込みデータを生成し、該割込みデー
タが非ゼロのとき割込み信号を発生するように構成され
た請求項９の装置。
【請求項１１】データプロセッサのプログラムメモリ
に記憶された一連の命令に従って一連の動作を行うよう
に構成されたデータプロセッサを含み、上記メモリ手段
は該プロセッサの１以上のデータメモリを有し、上記処
理手段は該プロセッサの計算論理ユニットを有し、上記
プログラムメモリに記憶された命令系列は、上記事象の
各々に対する割込みテスト命令を含み、各割込みテスト
命令は、上記プロセッサを制御してメモリ位置の予め決
められた対からデータを読出させ、該データを割込みデ
ータ発生のために上記計算論理ユニットに供給させ、該
割込みデータを予め決められた第３メモリ位置に書込ま
せるものである、請求項８〜１０のいずれか１項の装
置。
【請求項１２】上記プロセッサは、上記装置の動作中
に上記一連の命令を各データサンプリング期間に１回行
うように構成された請求項１１の装置。
【請求項１３】上記データプロセッサは３つのデータ
メモリを含み、各事象に対する３つの予め決められたメ
モリ位置は、夫々のデータメモリ内の位置である請求項
１２又は１３の装置。
【請求項１４】上記データプロセッサは、上記メモリ
位置の対から読出されたデータを上記計算論理ユニット
の１対の入力に供給するように構成され、該ユニット
は、上記１対の入力に供給されたデータが異なるかどう
かに従って状態がセットされる１ビット出力を有し、上
記プロセッサはゲート手段を含み、その第１の入力は上
記計算論理ユニットの上記１ビット出力に接続され、そ
の第２の入力は、上記計算論理ユニットにより実施され
る命令が割込みテスト命令であるかどうかを示す割込み
制御ビットを受けるように接続され、上記ゲート手段
は、その自己の２入力の状態に応じて割込み信号を発生
するように構成された、請求項９又は１０に従属する場
合の請求項１１〜１３のいずれか１項の装置。
【請求項１５】割込み信号を送信するため上記制御プ
ロセッサの夫々の割込み入力に接続された複数の上記デ
ータプロセッサを含み、上記制御プロセッサは、当該プ
ロセッサから割込み信号を受けると、該プロセッサの上
記第３のメモリ位置を読出すように構成された請求項１
１〜１４のいずれか１項の装置。
【請求項１６】請求項９〜１５のいずれか１項の装置
を具えたデジタル音声データ処理装置。
【請求項１７】各々が一連の動作をデータプロセッサ
のプログラムメモリから読出された一連の命令に従って
クロック信号の連続する周期内に実行するように構成さ
れたデータプロセッサのアレイを含み、該データプロセ
ッサは１以上のデータバスを介してデータを交信するよ
う接続され、各データプロセッサは、上記バスに出力されたデータにパリティを加えるパリテ
ィ発生器と、上記バスから受けたデータのパリティを検査し、パリテ
ィエラーを検出するとエラー信号を発生するパリティ検
査器と、パリティエラーが発生した、上記クロック信号の周期を
示すカウントを記憶するように構成されたレジスタ手段
とを具える、データ処理装置。
【請求項１８】上記データプロセッサの動作はパイプ
ライン化され、上記レジスタ手段は、パリティエラーが
検出されたデータをバスから入力せよとの命令が、上記
データプロセッサの上記プログラムメモリから読出され
た、上記クロック信号の周期を表すカウントを記憶する
ように構成された請求項１７の装置。
【請求項１９】上記データプロセッサにより発生され
たエラー信号を検出するため該データプロセッサの各々
に接続された制御プロセッサを含み、該制御プロセッサ
は、当該データプロセッサからエラー信号を検出すると
該プロセッサの上記レジスタ手段に記憶されたカウント
を読出すように構成された請求項１７又は１８の装置。
【請求項２０】上記クロック信号の異なる周期に行わ
れる上記データプロセッサ間の交信が、上記制御プロセ
ッサ内に予め決められており、それにより、上記制御プ
ロセッサは、上記レジスタ手段から読出されたカウント
より、パリティエラーが検出されたデータを送信したデ
ータプロセッサを識別することができる請求項１９の装
置。
【請求項２１】上記制御プロセッサは、データプロセ
ッサからエラー信号を検出するとエラーの発生を示すよ
う表示器を制御するように構成された請求項１９又は２
０の装置。
【請求項２２】上記データプロセッサは、上記装置の
動作中、夫々の動作系列を各データサンプリング期間に
１回実行する請求項１７〜２１のいずれか１項の装置。
【請求項２３】請求項１７〜２２のいずれか１項の装
置を含むデジタル音声データ処理装置。
【請求項２４】請求項１７〜２３のいずれか１項の装
置を含むデジタル音声データ処理装置。
【請求項２５】各データプロセッサが、係数データを
受けそれより該データプロセッサの処理動作に用いる補
間された係数を発生する補間器を含む複数のデータプロ
セッサと、該補間器に供給される上記係数データを発生
する制御プロセッサとを有し、各上記補間器は、複数の
係数クロック信号に応じて係数を発生するように構成さ
れ、該クロック信号は各上記データプロセッサに供給さ
れており、各上記データプロセッサは、１以上の上記ク
ロック信号の状態に応じてタイミング割込み信号を発生
する手段を含み、該タイミング割込み信号は、上記補間
器への更新された係数データの供給タイミングを取るた
め上記制御プロセッサに供給されるものである、データ
処理装置。
【請求項２６】上記データ処理装置のデータサンプリ
ングレートは、上記係数クロックレートの各々の異なる
倍数であり、各上記係数クロック信号はクロックビット
の反復系列によって表され、該系列内の１ビットは上記
クロックレートを決めるようにセットされ、これらは、
連続するデータサンプリング期間内に上記各データプロ
セッサに連続して供給され、上記タイミング割込み信号
を発生する手段は、予め選択されたクロック信号のクロ
ックビット又は予め選択されたクロック信号のグループ
のクロックビットのどれか１つが、上記装置のデータサ
ンプリング期間にセットされると、信号を発生するよう
に構成された請求項２５の装置。
【請求項２７】上記タイミング割込み信号を発生する
手段は、データサンプリング期間に上記データプロセッ
サに供給される夫々のクロック信号のクロックビットを
記憶するための、ｎビット並列レジスタ（ただし、ｎは
係数クロック信号の番号）を含む請求項２６の装置。
【請求項２８】上記タイミング割込み信号を発生する
手段は、予め選択されたクロック信号又はその各々に対
応する上記レジスタ出力を上記データプロセッサの割込
み出力に接続する手段を含む請求項２７の装置。
【請求項２９】複数のクロック信号が予め選択された
場合、それに対応する上記レジスタ出力は、論理ＯＲゲ
ートを介して上記データプロセッサの割込み出力に接続
される請求項２８の装置。
【請求項３０】上記タイミング割込み信号を発生する
手段は、上記制御プロセッサに応答して、上記割込み出
力に接続された上記レジスタ出力を、タイミング割込み
信号をそれから発生すべき上記クロック信号の予選択に
おける変更に従って変更する請求項２８又は２９の装
置。
【請求項３１】上記データプロセッサの割込み出力
は、論理ＯＲゲートを介して上記制御プロセッサの割込
み入力に接続される請求項２７〜２９のいずれか１項の
装置。
【請求項３２】上記制御プロセッサは、タイミング割
込み信号を受けると、上記データプロセッサの少なくと
も１つにおける上記レジスタの内容を読出して、状態に
よって上記割込み信号の発生をトリガした上記クロック
信号（単又は複数）を識別するように構成された請求項
２７〜３１のいずれか１項の装置。
【請求項３３】上記予め選択されたクロック信号（単
又は複数）は、上記データプロセッサの少なくとも幾つ
かで異なっている請求項２６〜３２のいずれか１項の装
置。
【請求項３４】請求項２５〜３３のいずれか１項の装
置を含むデジタル音声データ処理装置。