JPH07271745A - 並列演算型信号処理装置 - Google Patents
並列演算型信号処理装置Info
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- JPH07271745A JPH07271745A JP6059151A JP5915194A JPH07271745A JP H07271745 A JPH07271745 A JP H07271745A JP 6059151 A JP6059151 A JP 6059151A JP 5915194 A JP5915194 A JP 5915194A JP H07271745 A JPH07271745 A JP H07271745A
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Abstract
(57)【要約】
【目的】この発明は、各プロセッサ相互間におけるデー
タ通信速度を高め、例えば画素データの並び換え等の多
段の画素シフト処理も短時間で実現し得る並列演算型信
号処理装置を提供することを目的としている。 【構成】それぞれが与えられたプログラムに基づいて入
力データに演算処理を施す複数のプロセッサと、この複
数のプロセッサとデータ転送可能に設けられる複数のレ
ジスタを環状に接続してなるもので、複数のプロセッサ
の動作クロックよりも高い周波数の動作クロックでデー
タシフト動作を行なうシフトレジスタとを備え、シフト
レジスタを介して複数のプロセッサ相互間のデータ転送
を行なうように構成している。
タ通信速度を高め、例えば画素データの並び換え等の多
段の画素シフト処理も短時間で実現し得る並列演算型信
号処理装置を提供することを目的としている。 【構成】それぞれが与えられたプログラムに基づいて入
力データに演算処理を施す複数のプロセッサと、この複
数のプロセッサとデータ転送可能に設けられる複数のレ
ジスタを環状に接続してなるもので、複数のプロセッサ
の動作クロックよりも高い周波数の動作クロックでデー
タシフト動作を行なうシフトレジスタとを備え、シフト
レジスタを介して複数のプロセッサ相互間のデータ転送
を行なうように構成している。
Description
【０００１】
【産業上の利用分野】この発明は、複数の信号処理プロ
セッサを用いた並列演算型信号処理装置に係り、特に画
像信号処理に使用して好適するものに関する。
セッサを用いた並列演算型信号処理装置に係り、特に画
像信号処理に使用して好適するものに関する。
【０００２】
【従来の技術】周知のように、並列演算型の画像信号処
理装置は、図４に示すような基本構成となされている。
すなわち、入力端子１１に供給された画像信号は、Ａ／
Ｄ（アナログ／デジタル）変換回路１２でデジタル化さ
れた後、シリアルにシフトレジスタ１３に供給される。
このシフトレジスタ１３は、図４に示すように、１Ｈ
（１水平走査線）分の画素データを保持することができ
る。そして、このシフトレジスタ１３に保持された１Ｈ
分の画素データは、プロセッサ群１４を構成する複数の
プロセッサ１４１，１４２，……，１４ｎ−１，１４ｎ
にパラレルに転送される。
理装置は、図４に示すような基本構成となされている。
すなわち、入力端子１１に供給された画像信号は、Ａ／
Ｄ（アナログ／デジタル）変換回路１２でデジタル化さ
れた後、シリアルにシフトレジスタ１３に供給される。
このシフトレジスタ１３は、図４に示すように、１Ｈ
（１水平走査線）分の画素データを保持することができ
る。そして、このシフトレジスタ１３に保持された１Ｈ
分の画素データは、プロセッサ群１４を構成する複数の
プロセッサ１４１，１４２，……，１４ｎ−１，１４ｎ
にパラレルに転送される。
【０００３】この場合、シフトレジスタ１３に保持され
た画素データが、プロセッサ群１４に転送されるタイミ
ングは、ＦＨ（水平同期タイミング）信号に同期してお
り、１Ｈの各部分を構成する画素データが、対応するプ
ロセッサ１４１，１４２，……，１４ｎ−１，１４ｎに
パラレルに一斉に転送される。そして、このプロセッサ
群１４で演算処理を受けた画素データは、シフトレジス
タ１５の各対応する段にパラレルに一斉に転送される。
このシフトレジスタ１５は、取り込んだ画素データを、
シリアルに出力端子１６に出力している。
た画素データが、プロセッサ群１４に転送されるタイミ
ングは、ＦＨ（水平同期タイミング）信号に同期してお
り、１Ｈの各部分を構成する画素データが、対応するプ
ロセッサ１４１，１４２，……，１４ｎ−１，１４ｎに
パラレルに一斉に転送される。そして、このプロセッサ
群１４で演算処理を受けた画素データは、シフトレジス
タ１５の各対応する段にパラレルに一斉に転送される。
このシフトレジスタ１５は、取り込んだ画素データを、
シリアルに出力端子１６に出力している。
【０００４】ここで、プロセッサ群１４で演算処理が行
なわれる場合には、プログラムメモリ１７に記憶された
演算処理プログラムが、各プロセッサ１４１，１４２，
……，１４ｎ−１，１４ｎにそれぞれ与えられる。そし
て、各プロセッサ１４１，１４２，……，１４ｎ−１，
１４ｎが、それぞれ与えられた演算処理プログラムにし
たがって、一斉に画素データの演算処理を実行すること
になる。
なわれる場合には、プログラムメモリ１７に記憶された
演算処理プログラムが、各プロセッサ１４１，１４２，
……，１４ｎ−１，１４ｎにそれぞれ与えられる。そし
て、各プロセッサ１４１，１４２，……，１４ｎ−１，
１４ｎが、それぞれ与えられた演算処理プログラムにし
たがって、一斉に画素データの演算処理を実行すること
になる。
【０００５】次に、各プロセッサ１４１，１４２，…
…，１４ｎ−１，１４ｎ相互間における、データ通信
［以下ＩＰＣ（Inter Processor Communication ）とい
う］について説明する。まず、図５は、従来のＩＰＣの
概念図を示すもので、図中２重丸は各プロセッサを示
し、矢印はＩＰＣの処理を示している。すなわち、従来
のＩＰＣの構成は、図５に示すような、１画素シフト及
び２画素シフトが一般的である。なお、１画素シフト
は、各プロセッサが持っている画素データを、隣のプロ
セッサに受け渡すことであり、２画素シフトは、各プロ
セッサが持っている画素データを２つ隣のプロセッサに
受け渡すことである。これらの画素シフトは、上記演算
処理プログラムによって全プロセッサが同時に実行する
ことになる。
…，１４ｎ−１，１４ｎ相互間における、データ通信
［以下ＩＰＣ（Inter Processor Communication ）とい
う］について説明する。まず、図５は、従来のＩＰＣの
概念図を示すもので、図中２重丸は各プロセッサを示
し、矢印はＩＰＣの処理を示している。すなわち、従来
のＩＰＣの構成は、図５に示すような、１画素シフト及
び２画素シフトが一般的である。なお、１画素シフト
は、各プロセッサが持っている画素データを、隣のプロ
セッサに受け渡すことであり、２画素シフトは、各プロ
セッサが持っている画素データを２つ隣のプロセッサに
受け渡すことである。これらの画素シフトは、上記演算
処理プログラムによって全プロセッサが同時に実行する
ことになる。
【０００６】図６は、従来のＩＰＣ回路を示している。
ただし、ここでは、ブロックＡについてのみ説明し、他
のブロックＢ，Ｂ，……は同じ動作をするため、ブロッ
クＡと同一部分に同一符号を付すにとどめ、その説明は
省略する。すなわち、入力端子１８に供給された演算処
理プログラムは、プロセッサ１９に与えられる。このプ
ロセッサ１９は、入力端子２０に供給されたクロックＭ
ＣＬＫに同期して、入力された演算処理プログラムを実
行する。
ただし、ここでは、ブロックＡについてのみ説明し、他
のブロックＢ，Ｂ，……は同じ動作をするため、ブロッ
クＡと同一部分に同一符号を付すにとどめ、その説明は
省略する。すなわち、入力端子１８に供給された演算処
理プログラムは、プロセッサ１９に与えられる。このプ
ロセッサ１９は、入力端子２０に供給されたクロックＭ
ＣＬＫに同期して、入力された演算処理プログラムを実
行する。
【０００７】この演算処理プログラムによってＩＰＣの
命令が要求されると、プロセッサ１９は、レジスタ回路
２１に画素データを書き込むように動作する。このレジ
スタ回路２１から出力される画素データは、左右に隣接
したブロックＢ，Ｂと２つ隣のブロックＢ，Ｂとのスイ
ッチ回路２２にそれぞれ供給される。つまり、ブロック
Ａのスイッチ回路２２には、隣接したブロックＢ，Ｂか
ら出力される画素データ（１画素シフトデータ）２３
ａ，２３ｂと、２つ隣のブロックＢ，Ｂから出力される
画素データ（２画素シフトデータ）２４ａ，２４ｂと
が、それぞれ供給されている。
命令が要求されると、プロセッサ１９は、レジスタ回路
２１に画素データを書き込むように動作する。このレジ
スタ回路２１から出力される画素データは、左右に隣接
したブロックＢ，Ｂと２つ隣のブロックＢ，Ｂとのスイ
ッチ回路２２にそれぞれ供給される。つまり、ブロック
Ａのスイッチ回路２２には、隣接したブロックＢ，Ｂか
ら出力される画素データ（１画素シフトデータ）２３
ａ，２３ｂと、２つ隣のブロックＢ，Ｂから出力される
画素データ（２画素シフトデータ）２４ａ，２４ｂと
が、それぞれ供給されている。
【０００８】そして、ブロックＡのプロセッサ１９は、
ＩＰＣの命令に基づいて、スイッチ回路２２に供給され
た４つの画素データから所望の画素データを選択し、レ
ジスタ回路２５を介して取り込んでいる。ここで、ｎ画
素シフトを行なう場合には、１画素シフトと２画素シフ
トとを組み合わせることで実現している。
ＩＰＣの命令に基づいて、スイッチ回路２２に供給され
た４つの画素データから所望の画素データを選択し、レ
ジスタ回路２５を介して取り込んでいる。ここで、ｎ画
素シフトを行なう場合には、１画素シフトと２画素シフ
トとを組み合わせることで実現している。
【０００９】次に、実際の数値を用いて１Ｈ期間におけ
る演算処理プログラムの実行可能サイクル数と、ＩＰＣ
動作の所要サイクル数とを計算する。条件として、１Ｈ
を９１０画素に分割し、それに合わせて図４に示したシ
フトレジスタ１３，１５の段数とプロセッサ１４１，１
４２，……，１４ｎ−１，１４ｎの数とを、それぞれ９
１０個とする。
る演算処理プログラムの実行可能サイクル数と、ＩＰＣ
動作の所要サイクル数とを計算する。条件として、１Ｈ
を９１０画素に分割し、それに合わせて図４に示したシ
フトレジスタ１３，１５の段数とプロセッサ１４１，１
４２，……，１４ｎ−１，１４ｎの数とを、それぞれ９
１０個とする。
【００１０】また、画像信号のサンプリング周波数を１
４ＭＨｚ（約７０ｎｓｅｃ）とすると、９１０サンプリ
ング（１Ｈ）期間は約６３７００ｎｓｅｃになる。さら
に、プロセッサ１９の動作クロックＭＣＬＫの周波数を
４０ＭＨｚ（約２５ｎｓｅｃ）とし、演算処理プログラ
ムの１命令がクロックＭＣＬＫの２周期で実行されると
すると、１Ｈ期間に実行可能なサイクル数は１２７４サ
イクルになる。
４ＭＨｚ（約７０ｎｓｅｃ）とすると、９１０サンプリ
ング（１Ｈ）期間は約６３７００ｎｓｅｃになる。さら
に、プロセッサ１９の動作クロックＭＣＬＫの周波数を
４０ＭＨｚ（約２５ｎｓｅｃ）とし、演算処理プログラ
ムの１命令がクロックＭＣＬＫの２周期で実行されると
すると、１Ｈ期間に実行可能なサイクル数は１２７４サ
イクルになる。
【００１１】次に、ＩＰＣの動作例として、図７（ａ）
に７画素シフトを示し、図７（ｂ）に画素データの並び
換え処理を示している。まず、図７（ａ）に示す７画素
シフトは、２画素シフトが３回と１画素シフトが１回と
で実行される。図中の２重丸印は各プロセッサ１９を示
し、丸印はレジスタ回路２１，２５を示し、数値はプロ
セッサ１９の命令実行サイクル数を示している。７画素
シフトの場合、命令実行サイクル数の合計は１２サイク
ルとなる。
に７画素シフトを示し、図７（ｂ）に画素データの並び
換え処理を示している。まず、図７（ａ）に示す７画素
シフトは、２画素シフトが３回と１画素シフトが１回と
で実行される。図中の２重丸印は各プロセッサ１９を示
し、丸印はレジスタ回路２１，２５を示し、数値はプロ
セッサ１９の命令実行サイクル数を示している。７画素
シフトの場合、命令実行サイクル数の合計は１２サイク
ルとなる。
【００１２】図７（ｂ）に示す画素データの並び換え処
理は、プロセッサ１９の画素データを、図に示すように
１Ｈの前段側と後段側とで入れ換える処理である。この
並び換え処理においては、演算処理プログラムを駆使し
ても９１０個の全画素データを並べ換えるには、９１０
サイクル以上の命令実行サイクル数が必要になる。先に
述べたように、１Ｈ期間に命令を実行可能なサイクル数
は１２７４サイクルなので、この並べ換え処理だけで全
体の約７０％の処理を費やすことになる。
理は、プロセッサ１９の画素データを、図に示すように
１Ｈの前段側と後段側とで入れ換える処理である。この
並び換え処理においては、演算処理プログラムを駆使し
ても９１０個の全画素データを並べ換えるには、９１０
サイクル以上の命令実行サイクル数が必要になる。先に
述べたように、１Ｈ期間に命令を実行可能なサイクル数
は１２７４サイクルなので、この並べ換え処理だけで全
体の約７０％の処理を費やすことになる。
【００１３】
【発明が解決しようとする課題】以上のように、従来の
並列演算型の画像信号処理装置では、画素データの並び
換え等の多段の画素シフトが要求されるプログラムの場
合、処理時間のほとんどが画素シフトに費やされること
になり、他の信号処理が削減されてしまうという問題を
有している。また、この並列演算型画像信号処理装置の
ＬＳＩ（大規模集積回路）化を考えた場合には、画像信
号処理と画素の並び換えの処理とを分けてそれぞれ別の
ＬＳＩにする必要も生じる。
並列演算型の画像信号処理装置では、画素データの並び
換え等の多段の画素シフトが要求されるプログラムの場
合、処理時間のほとんどが画素シフトに費やされること
になり、他の信号処理が削減されてしまうという問題を
有している。また、この並列演算型画像信号処理装置の
ＬＳＩ（大規模集積回路）化を考えた場合には、画像信
号処理と画素の並び換えの処理とを分けてそれぞれ別の
ＬＳＩにする必要も生じる。
【００１４】そこで、この発明は上記事情を考慮してな
されたもので、各プロセッサ相互間におけるデータ通信
速度を高め、例えば画素データの並び換え等の多段の画
素シフト処理も短時間で実現し得る極めて良好な並列演
算型信号処理装置を提供することを目的とする。
されたもので、各プロセッサ相互間におけるデータ通信
速度を高め、例えば画素データの並び換え等の多段の画
素シフト処理も短時間で実現し得る極めて良好な並列演
算型信号処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る並列演算
型信号処理装置は、それぞれが与えられたプログラムに
基づいて入力データに演算処理を施す複数のプロセッサ
と、この複数のプロセッサとデータ転送可能に設けられ
る複数のレジスタを環状に接続してなるもので、複数の
プロセッサの動作クロックよりも高い周波数の動作クロ
ックでデータシフト動作を行なうシフトレジスタとを備
え、シフトレジスタを介して複数のプロセッサ相互間の
データ転送を行なうように構成したものである。
型信号処理装置は、それぞれが与えられたプログラムに
基づいて入力データに演算処理を施す複数のプロセッサ
と、この複数のプロセッサとデータ転送可能に設けられ
る複数のレジスタを環状に接続してなるもので、複数の
プロセッサの動作クロックよりも高い周波数の動作クロ
ックでデータシフト動作を行なうシフトレジスタとを備
え、シフトレジスタを介して複数のプロセッサ相互間の
データ転送を行なうように構成したものである。
【００１６】
【作用】上記のような構成によれば、複数のプロセッサ
から出力されるデータをシフトレジスタを構成する各レ
ジスタに転送し、シフトレジスタをプロセッサの動作ク
ロックよりも高い周波数の動作クロックでシフト動作を
行なわせ、データが各レジスタを順次シフトする際に、
所定のデータを対応するプロセッサに取り込ませるよう
にしたので、複数のプロセッサ相互間におけるデータ通
信速度を従来よりも高めることができ、例えば画素デー
タの並び換え等の多段の画素シフト処理も短時間で実現
することができるようになる。
から出力されるデータをシフトレジスタを構成する各レ
ジスタに転送し、シフトレジスタをプロセッサの動作ク
ロックよりも高い周波数の動作クロックでシフト動作を
行なわせ、データが各レジスタを順次シフトする際に、
所定のデータを対応するプロセッサに取り込ませるよう
にしたので、複数のプロセッサ相互間におけるデータ通
信速度を従来よりも高めることができ、例えば画素デー
タの並び換え等の多段の画素シフト処理も短時間で実現
することができるようになる。
【００１７】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、複数（図示の場
合は４つ）のプロセッサ２６，２６，……は、それぞれ
入力端子２７から供給された演算処理プログラムを、入
力端子２８から供給されるクロックＭＣＬＫに同期して
実行する。これら各プロセッサ２６，２６，……は、隣
接する他のプロセッサと区別するために、特定のアドレ
ス（以下、自番地という）を記憶した比較回路２９，２
９，……をそれぞれ備えている。
照して詳細に説明する。図１において、複数（図示の場
合は４つ）のプロセッサ２６，２６，……は、それぞれ
入力端子２７から供給された演算処理プログラムを、入
力端子２８から供給されるクロックＭＣＬＫに同期して
実行する。これら各プロセッサ２６，２６，……は、隣
接する他のプロセッサと区別するために、特定のアドレ
ス（以下、自番地という）を記憶した比較回路２９，２
９，……をそれぞれ備えている。
【００１８】各プロセッサ２６，２６，……は、それぞ
れ画素データとその送り先アドレス信号とを、バスライ
ン３０，３０，……を介してレジスタ回路３１，３１，
……に供給している。各レジスタ回路３１，３１，……
は、プロセッサ２６，２６，……からライン３２，３
２，……を介して供給される取り込み信号に基づいて、
画素データとその送り先アドレス信号とを取り込んで保
持する。
れ画素データとその送り先アドレス信号とを、バスライ
ン３０，３０，……を介してレジスタ回路３１，３１，
……に供給している。各レジスタ回路３１，３１，……
は、プロセッサ２６，２６，……からライン３２，３
２，……を介して供給される取り込み信号に基づいて、
画素データとその送り先アドレス信号とを取り込んで保
持する。
【００１９】各レジスタ回路３１，３１，……に保持さ
れた画素データとその送り先アドレス信号とは、コント
ローラ３３からライン３４を介して出力される切替制御
信号で制御されるスイッチ回路３５，３５，……を介し
て、ＩＰＣレジスタ３６，３６，……にそれぞれ供給さ
れる。各ＩＰＣレジスタ３６，３６，……は、それぞれ
レジスタ回路３７，３７，……に画素データを出力する
とともに、上記比較回路２９，２９，……に送り先アド
レス信号を出力している。
れた画素データとその送り先アドレス信号とは、コント
ローラ３３からライン３４を介して出力される切替制御
信号で制御されるスイッチ回路３５，３５，……を介し
て、ＩＰＣレジスタ３６，３６，……にそれぞれ供給さ
れる。各ＩＰＣレジスタ３６，３６，……は、それぞれ
レジスタ回路３７，３７，……に画素データを出力する
とともに、上記比較回路２９，２９，……に送り先アド
レス信号を出力している。
【００２０】各比較回路２９，２９，……で、自番地と
送り先アドレスとを比較し、等しい場合にはその出力
が、それぞれレジスタ回路３７，３７，……に送り先ア
ドレスに基づいた所望の画素データを取り込ませて保持
させるための保持信号となる。そして、各レジスタ回路
３７，３７，……に保持された画素データは、それぞれ
上記バスライン３０，３０，……を介してプロセッサ２
６，２６，……に供給される。
送り先アドレスとを比較し、等しい場合にはその出力
が、それぞれレジスタ回路３７，３７，……に送り先ア
ドレスに基づいた所望の画素データを取り込ませて保持
させるための保持信号となる。そして、各レジスタ回路
３７，３７，……に保持された画素データは、それぞれ
上記バスライン３０，３０，……を介してプロセッサ２
６，２６，……に供給される。
【００２１】また、各ＩＰＣレジスタ３６，３６，……
の出力は、それぞれスイッチ回路３５，３５，……を介
して、次段のＩＰＣレジスタ３６，３６，……に供給さ
れることで、環状のＩＰＣレジスタ群３８が構成されて
いる。このＩＰＣレジスタ群３８は、入力端子３９を介
して供給される、上記クロックＭＣＬＫのｎ倍の周波数
を有するクロックｎＭＣＬＫに同期してシフト動作を実
行する。
の出力は、それぞれスイッチ回路３５，３５，……を介
して、次段のＩＰＣレジスタ３６，３６，……に供給さ
れることで、環状のＩＰＣレジスタ群３８が構成されて
いる。このＩＰＣレジスタ群３８は、入力端子３９を介
して供給される、上記クロックＭＣＬＫのｎ倍の周波数
を有するクロックｎＭＣＬＫに同期してシフト動作を実
行する。
【００２２】さらに、図中一番左側のプロセッサ２６
は、ライン４０を介してコントローラ３３にＩＰＣ情報
信号を出力する。また、コントローラ３３は、ライン４
１を介してＩＰＣレジスタ群３８にイネーブル信号を出
力している。また、各プロセッサ２６，２６，……は、
ライン４２を介してコントローラ３３にシフト終了フラ
グを出力するとともに、ライン４３を介してコントロー
ラ３３からプログラムコントロール信号が供給される。
は、ライン４０を介してコントローラ３３にＩＰＣ情報
信号を出力する。また、コントローラ３３は、ライン４
１を介してＩＰＣレジスタ群３８にイネーブル信号を出
力している。また、各プロセッサ２６，２６，……は、
ライン４２を介してコントローラ３３にシフト終了フラ
グを出力するとともに、ライン４３を介してコントロー
ラ３３からプログラムコントロール信号が供給される。
【００２３】上記のような構成において、図２に示すフ
ローチャートを参照して、その動作を説明する。まず、
開始され（ステップＳ１）、各プロセッサ２６，２６，
……がＩＰＣ動作の命令を受けると、プロセッサ２６，
２６，……は、ステップＳ２で、画素データとその送り
先アドレス信号とをレジスタ回路３１，３１，……に供
給し保持させる。
ローチャートを参照して、その動作を説明する。まず、
開始され（ステップＳ１）、各プロセッサ２６，２６，
……がＩＰＣ動作の命令を受けると、プロセッサ２６，
２６，……は、ステップＳ２で、画素データとその送り
先アドレス信号とをレジスタ回路３１，３１，……に供
給し保持させる。
【００２４】そして、プロセッサ２６，２６，……は、
ステップＳ３で、コントローラ３３にＩＰＣ情報信号
（シフト画素数とシフト開始信号）を出力した後、ステ
ップＳ４で、プログラム動作を一時停止する。次に、コ
ントローラ３３は、ステップＳ５で、スイッチ回路３
５，３５，……を切り換えてレジスタ回路３１，３１，
……に保持された画素データとその送り先アドレス信号
とを、ＩＰＣレジスタ３６，３６，……に供給し保持さ
せる。
ステップＳ３で、コントローラ３３にＩＰＣ情報信号
（シフト画素数とシフト開始信号）を出力した後、ステ
ップＳ４で、プログラム動作を一時停止する。次に、コ
ントローラ３３は、ステップＳ５で、スイッチ回路３
５，３５，……を切り換えてレジスタ回路３１，３１，
……に保持された画素データとその送り先アドレス信号
とを、ＩＰＣレジスタ３６，３６，……に供給し保持さ
せる。
【００２５】ここで、コントローラ３３は、ステップＳ
６で、全てのプロセッサ２６，２６，……からシフト終
了フラグが発生されているか否かを判別する。そして、
全てのプロセッサ２６，２６，……からシフト終了フラ
グが発生されていないと判断された場合（ＮＯ）、コン
トローラ３３は、ステップＳ７で、スイッチ回路３５，
３５，……を切り換えてＩＰＣレジスタ群３８を構成さ
せ、クロックｎＭＣＬＫを用いてシフト動作を開始させ
る。
６で、全てのプロセッサ２６，２６，……からシフト終
了フラグが発生されているか否かを判別する。そして、
全てのプロセッサ２６，２６，……からシフト終了フラ
グが発生されていないと判断された場合（ＮＯ）、コン
トローラ３３は、ステップＳ７で、スイッチ回路３５，
３５，……を切り換えてＩＰＣレジスタ群３８を構成さ
せ、クロックｎＭＣＬＫを用いてシフト動作を開始させ
る。
【００２６】すると、シフトされた送り先アドレス信号
と、各プロセッサ２６，２６，……の自番地とが比較回
路２９，２９，……で比較される。比較回路２９，２
９，……は、ステップＳ８で、両者が一致したか否かを
判別し、一致していないと判断された場合（ＮＯ）、ス
テップＳ６の処理に戻され、一致したと判断された場合
（ＹＥＳ）、ステップＳ９で、レジスタ回路３７，３
７，……に画素データを取り込ませて、プロセッサ２
６，２６……に出力させる。
と、各プロセッサ２６，２６，……の自番地とが比較回
路２９，２９，……で比較される。比較回路２９，２
９，……は、ステップＳ８で、両者が一致したか否かを
判別し、一致していないと判断された場合（ＮＯ）、ス
テップＳ６の処理に戻され、一致したと判断された場合
（ＹＥＳ）、ステップＳ９で、レジスタ回路３７，３
７，……に画素データを取り込ませて、プロセッサ２
６，２６……に出力させる。
【００２７】各プロセッサ２６，２６……は、レジスタ
回路３７，３７，……に保持された画素データを取り込
むと、ステップＳ１０で、シフト終了フラグをコントロ
ーラ３３に出力し、ステップＳ６の処理に戻される。そ
して、コントローラ３３は、ステップＳ６で全てのプロ
セッサ２６，２６，……からシフト終了フラグが発生さ
れたと判断した場合（ＹＥＳ）、ステップＳ１１で、プ
ログラムコントロール信号を各プロセッサ２６，２６…
…に出力し、ステップＳ４におけるプロセッサ２６，２
６，……の一時停止を解除して、終了（ステップＳ１
２）される。
回路３７，３７，……に保持された画素データを取り込
むと、ステップＳ１０で、シフト終了フラグをコントロ
ーラ３３に出力し、ステップＳ６の処理に戻される。そ
して、コントローラ３３は、ステップＳ６で全てのプロ
セッサ２６，２６，……からシフト終了フラグが発生さ
れたと判断した場合（ＹＥＳ）、ステップＳ１１で、プ
ログラムコントロール信号を各プロセッサ２６，２６…
…に出力し、ステップＳ４におけるプロセッサ２６，２
６，……の一時停止を解除して、終了（ステップＳ１
２）される。
【００２８】次に、ｎ画素シフトと画素データの並べ換
えとについて、図３（ａ），（ｂ）を参照して説明す
る。まず、図３（ａ）は、７画素シフトを示すもので、
２重丸印は各プロセッサ２６，２６，……を示し、丸印
はレジスタ回路３１，３７及びＩＰＣレジスタ３６，３
６，……を示し、数値はプロセッサ２６，２６，……の
命令実行サイクル数を示している。
えとについて、図３（ａ），（ｂ）を参照して説明す
る。まず、図３（ａ）は、７画素シフトを示すもので、
２重丸印は各プロセッサ２６，２６，……を示し、丸印
はレジスタ回路３１，３７及びＩＰＣレジスタ３６，３
６，……を示し、数値はプロセッサ２６，２６，……の
命令実行サイクル数を示している。
【００２９】すなわち、プロセッサＡからプロセッサＢ
への画素シフトは、プロセッサＡからレジスタ回路３１
を介してＩＰＣレジスタ３６に画素データの転送を行な
う命令実行の２サイクルと、ＩＰＣレジスタ群３８のシ
フト動作からレジスタ回路３７への取り込みまでの８／
ｎサイクルと、レジスタ回路３７からプロセッサＢへの
取り込みの１サイクルとで行なわれる。例えばＩＰＣレ
ジスタ群３８のクロックｎＭＣＬＫがクロックＭＣＬＫ
の４倍の周波数（ｎ＝４）であれば、プロセッサＡから
Ｂまでの７画素シフトに要するサイクル数は、２＋８／
４＋１＝５サイクルで行なわれる。
への画素シフトは、プロセッサＡからレジスタ回路３１
を介してＩＰＣレジスタ３６に画素データの転送を行な
う命令実行の２サイクルと、ＩＰＣレジスタ群３８のシ
フト動作からレジスタ回路３７への取り込みまでの８／
ｎサイクルと、レジスタ回路３７からプロセッサＢへの
取り込みの１サイクルとで行なわれる。例えばＩＰＣレ
ジスタ群３８のクロックｎＭＣＬＫがクロックＭＣＬＫ
の４倍の周波数（ｎ＝４）であれば、プロセッサＡから
Ｂまでの７画素シフトに要するサイクル数は、２＋８／
４＋１＝５サイクルで行なわれる。
【００３０】図３（ｂ）は、画素データの並び換え処理
を示すもので、各プロセッサ２６，２６，……が画素デ
ータとその送り先アドレス信号とをＩＰＣレジスタ３
６，３６，……に供給した後に、画素データがＩＰＣレ
ジスタ群３８を１周する間に所定の画素データが各プロ
セッサ２６，２６，……に取り込まれて並び換え処理が
終了される。この処理期間の命令実行サイクルは、９１
０／ｎサイクルである。この場合、ＩＰＣレジスタ群３
８のクロックｎＭＣＬＫがクロックＭＣＬＫの４倍の周
波数であれば、この処理は９１０／４＝約２２８サイク
ルになる。
を示すもので、各プロセッサ２６，２６，……が画素デ
ータとその送り先アドレス信号とをＩＰＣレジスタ３
６，３６，……に供給した後に、画素データがＩＰＣレ
ジスタ群３８を１周する間に所定の画素データが各プロ
セッサ２６，２６，……に取り込まれて並び換え処理が
終了される。この処理期間の命令実行サイクルは、９１
０／ｎサイクルである。この場合、ＩＰＣレジスタ群３
８のクロックｎＭＣＬＫがクロックＭＣＬＫの４倍の周
波数であれば、この処理は９１０／４＝約２２８サイク
ルになる。
【００３１】したがって、上記実施例のような構成によ
れば、各プロセッサ２６，２６，……から出力される画
素データをＩＰＣレジスタ３６，３６，……に転送し、
これらＩＰＣレジスタ３６，３６，……を環状に接続し
て、プロセッサ２６，２６，……の動作クロックＭＣＬ
Ｋのｎ倍の周波数を有するクロックｎＭＣＬＫでシフト
動作を行なわせ、画素データがＩＰＣレジスタ３６，３
６，……を順次シフトする間に、所定の画素データを各
プロセッサ２６，２６，……に取り込ませるようにした
ので、各プロセッサ２６，２６，……相互間におけるデ
ータ通信速度を従来の略ｎ倍に高めることができ、例え
ば画素データの並び換え等の多段の画素シフト処理も従
来の略１／ｎ倍の短時間で実現することができるように
なる。なお、この発明は上記実施例に限定されるもので
はなく、この外その要旨を逸脱しない範囲で種々変形し
て実施することができる。
れば、各プロセッサ２６，２６，……から出力される画
素データをＩＰＣレジスタ３６，３６，……に転送し、
これらＩＰＣレジスタ３６，３６，……を環状に接続し
て、プロセッサ２６，２６，……の動作クロックＭＣＬ
Ｋのｎ倍の周波数を有するクロックｎＭＣＬＫでシフト
動作を行なわせ、画素データがＩＰＣレジスタ３６，３
６，……を順次シフトする間に、所定の画素データを各
プロセッサ２６，２６，……に取り込ませるようにした
ので、各プロセッサ２６，２６，……相互間におけるデ
ータ通信速度を従来の略ｎ倍に高めることができ、例え
ば画素データの並び換え等の多段の画素シフト処理も従
来の略１／ｎ倍の短時間で実現することができるように
なる。なお、この発明は上記実施例に限定されるもので
はなく、この外その要旨を逸脱しない範囲で種々変形し
て実施することができる。
【００３２】
【発明の効果】以上詳述したようにこの発明によれば、
各プロセッサ相互間におけるデータ通信速度を高め、例
えば画素データの並び換え等の多段の画素シフト処理も
短時間で実現し得る極めて良好な並列演算型信号処理装
置を提供することができる。
各プロセッサ相互間におけるデータ通信速度を高め、例
えば画素データの並び換え等の多段の画素シフト処理も
短時間で実現し得る極めて良好な並列演算型信号処理装
置を提供することができる。
【図１】この発明に係る並列演算型信号処理装置の一実
施例を示すブロック構成図。
施例を示すブロック構成図。
【図２】同実施例の動作を説明するために示すフローチ
ャート。
ャート。
【図３】同実施例のＩＰＣを用いた画素シフト処理の例
を説明するために示す図。
を説明するために示す図。
【図４】並列演算型画像信号処理装置の基本構成を示す
ブロック構成図。
ブロック構成図。
【図５】従来のＩＰＣの概念を説明するために示す図。
【図６】従来のＩＰＣ回路を示すブロック構成図。
【図７】従来のＩＰＣを用いた画素シフト処理の例を説
明するために示す図。
明するために示す図。
１１…入力端子、１２…Ａ／Ｄ変換回路、１３…シフト
レジスタ、１４…プロセッサ群、１５…シフトレジス
タ、１６…出力端子、１７…プログラムメモリ、１８…
入力端子、１９…プロセッサ、２０…入力端子、２１…
レジスタ回路、２２…スイッチ回路、２３ａ，２３ｂ…
１画素シフトデータ、２４ａ，２４ｂ…２画素シフトデ
ータ、２５…レジスタ回路、２６…プロセッサ、２７，
２８…入力端子、２９…比較回路、３０…バスライン、
３１…レジスタ回路、３２…ライン、３３…コントロー
ラ、３４…ライン、３５…スイッチ回路、３６…ＩＰＣ
レジスタ、３７…レジスタ回路、３８…ＩＰＣレジスタ
群、３９…入力端子、４０〜４３…ライン。
レジスタ、１４…プロセッサ群、１５…シフトレジス
タ、１６…出力端子、１７…プログラムメモリ、１８…
入力端子、１９…プロセッサ、２０…入力端子、２１…
レジスタ回路、２２…スイッチ回路、２３ａ，２３ｂ…
１画素シフトデータ、２４ａ，２４ｂ…２画素シフトデ
ータ、２５…レジスタ回路、２６…プロセッサ、２７，
２８…入力端子、２９…比較回路、３０…バスライン、
３１…レジスタ回路、３２…ライン、３３…コントロー
ラ、３４…ライン、３５…スイッチ回路、３６…ＩＰＣ
レジスタ、３７…レジスタ回路、３８…ＩＰＣレジスタ
群、３９…入力端子、４０〜４３…ライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/66 Ｋ
Claims (5)
- 【請求項１】 それぞれが与えられたプログラムに基づ
いて入力データに演算処理を施す複数のプロセッサと、
この複数のプロセッサとデータ転送可能に設けられる複
数のレジスタを環状に接続してなるもので、前記複数の
プロセッサの動作クロックよりも高い周波数の動作クロ
ックでデータシフト動作を行なうシフトレジスタとを具
備し、前記シフトレジスタを介して前記複数のプロセッ
サ相互間のデータ転送を行なうように構成してなること
を特徴とする並列演算型信号処理装置。 - 【請求項２】 前記プロセッサから前記レジスタに転送
されるデータには、送り先の前記プロセッサを指定する
アドレス情報が付加されており、前記複数のプロセッサ
には、前記シフトレジスタでシフトされるデータに付さ
れたアドレス情報が、自己のアドレスに対応しているか
否かを判別し、対応していると判断した状態で、そのア
ドレス情報を有するデータを取り込む判別手段が備えら
れることを特徴とする請求項１記載の並列演算型信号処
理装置。 - 【請求項３】 前記複数のプロセッサは、前記データと
その送り先アドレス情報が前記レジスタに転送されてか
ら、該データが送り先のプロセッサに転送完了されるま
での間、前記プログラムに基づく演算処理動作が停止さ
れることを特徴とする請求項２記載の並列演算型信号処
理装置。 - 【請求項４】 前記データは、１水平走査期間分の画素
データであることを特徴とする請求項１乃至３いずれか
に記載の並列演算型信号処理装置。 - 【請求項５】 それぞれが与えられたプログラムに基づ
いて入力データに演算処理を施す複数のプロセッサと、
この複数のプロセッサとデータ転送可能に設けられる複
数のレジスタを環状に接続してなるもので、前記複数の
プロセッサの動作クロックよりも高い周波数の動作クロ
ックでデータシフト動作を行なうシフトレジスタとを具
備し、前記プロセッサから該プロセッサに対応する前記
レジスタにデータを転送する第１の工程と、この第１の
工程で前記レジスタに転送されたデータを前記シフトレ
ジスタにより他のレジスタに順次シフトする第２の工程
と、この第２の工程で所定のレジスタにシフトされたデ
ータを該レジスタに対応する前記プロセッサに転送する
第３の工程とからなることを特徴とする並列演算型信号
処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059151A JPH07271745A (ja) | 1994-03-29 | 1994-03-29 | 並列演算型信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059151A JPH07271745A (ja) | 1994-03-29 | 1994-03-29 | 並列演算型信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271745A true JPH07271745A (ja) | 1995-10-20 |
Family
ID=13105069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6059151A Pending JPH07271745A (ja) | 1994-03-29 | 1994-03-29 | 並列演算型信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686156B1 (ko) * | 2005-03-14 | 2007-02-26 | 엘지전자 주식회사 | 타겟 시스템에서 멀티 프로세싱 방법 |
-
1994
- 1994-03-29 JP JP6059151A patent/JPH07271745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686156B1 (ko) * | 2005-03-14 | 2007-02-26 | 엘지전자 주식회사 | 타겟 시스템에서 멀티 프로세싱 방법 |
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