JPH08263365A - データ記憶及び処理方式 - Google Patents

Abstract

(57)【要約】 【課題】 幾つかの音声サンプル期間に亘って発生され
たデータに簡単にアクセスしうるデータ記憶及び処理方
式を得る。 【解決手段】 本発明のデータ記憶装置は、データ項目
を記憶する複数のアドレス位置をもつメモリ２０、アク
セスすべき位置のアドレスを受けるメモリアドレス入力
手段３６、入力アドレスを受ける主入力手段２１、クロ
ック信号をカウントするカウンタ３２、該カウントと入
力アドレスを組合せて調整されたアドレスを発生し、こ
れをメモリアドレス入力手段３６に供給するアドレス調
整手段２４，３５を具える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にいってデ
ータ処理、詳しくいえば、データ記憶装置及び方法並び
にそれらを含むデータ処理方式に関するものである。

【０００２】これより、本発明をデジタル音声（オーデ
ィオ）データ処理の分野における１つの特定の応用例に
ついて説明するが、本発明は、多くの他の分野にも応用
できるものであると理解されたい。

【０００３】

【従来の技術】デジタル音声データを処理する信号処理
装置、例えば録音スタジオの信号処理ラック（架台）に
おいて、ほぼ同一構造のデータプロセッサのアレイによ
り、必要な処理を行うことが提案されてきた。各データ
プロセッサ、即ち信号処理集積回路（ＳＰＩＣ）は、幾
つかのデータメモリ、計算論理ユニット（ＡＬＵ）、乗
算器及びマルチプレクサ装置を含み、これらにより、ア
レイ・バスからのデータや内部データメモリに記憶され
たデータに対し、種々の処理動作を行いうるようになっ
ている。各ＳＰＩＣはまた、一連の命令が記憶されたプ
ログラムメモリを含んでいる。ＳＰＩＣは、各音声サン
プル期間内に一連の命令を全部通して一回実行し、該命
令によって指示された処理動作を行う。即ち、ＳＰＩＣ
は、連続する音声サンプル期間内に命令の系列に従って
同じ一連の処理動作を繰返す。しかし、処理動作を受け
る実際のデータ項目は、勿論サンプル毎に変化する。

【０００４】ＳＰＩＣの内部メモリへの読出し又は書込
みアクセスを必要とするこれらの動作のために、プログ
ラムメモリに記憶された命令は、データメモリ内のアク
セスすべき（記憶）位置を定めるアドレスを含んでい
る。ＳＰＩＣのプログラムは命令系列で作られるので、
これらのアドレスは、少なくとも大抵の目的に対して、
一定である。即ち、個々の命令によって指示されるアド
レスは、システムの動作の間変化しないので、データメ
モリへのアクセスを必要とする個々の命令が連続する音
声サンプル期間内に行われるとき、同じデータメモリ位
置がアクセスされることになる。これらの事情により、
特定のデータ項目が或る音声サンプル期間内に命令によ
ってデータメモリに書込まれる場合、次の音声サンプル
期間内の対応するデータ項目、例えば新しい音声サンプ
ルは同じメモリ位置に書込まれる。したがって、該デー
タ項目は、次のサンプル期間内の対応するデータ項目に
よって重ね書きされてしまう。

【０００５】勿論、異なるサンプル期間内の対応するデ
ータ項目にアクセスするを要する動作がある。例えば、
複数のＳＰＩＣが、それらの動作の一部として、音声デ
ータに作用する種々の多タップ又は多ポールのフィルタ
を実現するを要することがある。フィルタ動作を実現す
るためには、ＳＰＩＣは、幾つかの音声サンプル期間に
亘って発生されるデータにアクセスする必要がある。し
かし、前述のように、命令によって定められたアドレス
はサンプルに応じて変わらないので、メモリに書込まれ
るデータ項目は、連続する音声サンプル期間内の対応す
るデータ項目によって次々に重ね書きされることにな
る。

【０００６】

【発明が解決しようとする課題】この問題に対する１つ
の解決法は、命令系列の中に、１つのメモリ位置からも
う１つのメモリ位置にデータをコピーする命令を含める
ことである。例えば、１つの命令が、現在のデータを該
命令内のアドレスにより指定された第１のメモリ位置に
書込むことであれば、該命令系列内のあとの命令を、第
１メモリ位置からデータを第２メモリ位置にコピーする
こととする。これが第１サンプル期間内に行われること
を考えると、書込み命令が第２サンプル期間内に行われ
た後に、新しいデータ項目が第１メモリ位置で得られ、
対応する前のデータ項目が第２メモリ位置で得られる。
したがって、両方のデータ項目は、コピー命令が第２サ
ンプル期間内に行われるまで使用可能である。即ち、両
データ項目は、命令系列内の書込み及びコピー命令の間
の命令によって使用可能である。しかし、実際上は、Ｓ
ＰＩＣの動作がパイプライン化されているので、書込み
及びコピー命令間の命令がすべて両データ項目へのアク
セスを可能とするわけではない。

【０００７】上述の例は、特定のサンプル期間からのデ
ータ項目を、すぐ次のサンプル期間内の対応するデータ
項目と同時に使用可能とする方法であったが、これは勿
論特に簡単な例である。実際に装置の動作に要求される
種々のフィルタを実現するための、メモリ位置間でデー
タをコピーする装置が極めて複雑となることは、理解さ
れよう。このコピー方式は、プログラム動作に厳しい制
約を課すのと同様、命令をコピー動作に割当てねばなら
ないので、ＳＰＩＣの処理資源を浪費するものである。
したがって、本発明の課題は、幾つかの音声サンプル期
間に亘って発生されるデータに簡単にアクセスしうるデ
ータ記憶及び処理方式を得ることである。

【０００８】

【課題を解決するための手段】本発明は、一面において
次の如きデータ記憶装置を提供する。このデータ記憶装
置は、データ項目を記憶するための複数のアドレス可能
なメモリ位置と、アクセスされるべき位置のアドレスを
受けるメモリアドレス入力手段とを有するメモリと、メ
モリ位置に対応する入力アドレスを受ける主入力手段
と、クロック信号に応答してカウントを変えるカウンタ
と、上記カウントを入力アドレスと組合せて１メモリ位
置に対応する調整されたアドレスを発生し、該調整され
たアドレスを上記メモリアドレス入力手段に供給するア
ドレス調整手段と、上記メモリアドレス入力手段に供給
されたアドレスにあるメモリ位置にアクセスする手段と
を具える。

【０００９】このデータ記憶装置によれば、データ項目
が書込まれるメモリ内の実際のアドレスを、当該時点に
おけるカウンタのカウントによって決まるようにするこ
とができる。カウントが変わると、データが書込まれる
アドレスは、たとえ同じ入力アドレスが主入力手段に供
給されても変わる。したがって、前述の音声処理装置の
特定の例において、クロック信号が音声サンプルクロッ
クと対応しておれば、たとえ連続する音声サンプル期間
に命令によって同じアドレスが発生されても、対応する
データ項目を連続サンプル期間にデータ記憶装置の異な
るアドレスに書込むことができる。よって、この例で
は、連続するサンプル期間における応答するデータ項目
を、コピー命令を必要とすることなく、メモリにおいて
使用することができる。

【００１０】カウンタは、サンプルクロック信号の連続
する周期と共にインクリメントされる（歩進する）もの
がよく、アドレス調整手段はカウントを入力アドレスに
加算するものがよい。この場合、同じ入力アドレスをク
ロック信号の連続する周期において使用すると、データ
が実際にはメモリの連続するアドレスに順次書込まれる
ことになる。したがって、連続クロック周期における対
応するデータ項目を同じ入力アドレスでメモリに供給す
れば、現在のクロック周期に対するデータ項目を、当該
入力アドレスを用いる読出しアクセスによって読出すこ
とができる。また、前のクロック周期に対するデータ項
目は、書込み入力アドレスから１を減じて得られる読出
し入力アドレスを用いて読出すことができる。もう１つ
前のクロック周期に対するデータ項目は、書込み入力ア
ドレスから２を減じて得られる読出し入力アドレスを用
いて読出すことができる。以下、同様である。

【００１１】カウンタは、モジュロ（法）ｎカウンタ
（ただし、ｎはメモリ内の位置の数）であるのがよい。
メモリには、メモリアクセスのための入力アドレス及び
カウントの現在値に応じた一定数のメモリ位置しかない
ので、カウントを入力アドレスと組合せて得られるアド
レス値が、実際のメモリ位置のアドレス範囲外に出る可
能性がある。よって、アドレス調整手段は、カウントを
入力アドレスと組合せることによって得られるアドレス
値を受け、該アドレス値がメモリ位置アドレスの範囲外
である場合、該アドレス値を１メモリ位置に対応する調
整されたアドレスに変更するマッピング手段を含むのが
よい。詳しくいえば、カウントを入力アドレスに加えた
場合、得られるアドレス値がメモリ位置の最高アドレス
より大きいとき、マッピング手段は、アドレス値をメモ
リ位置の数だけ減じて結果的に１メモリ位置に対応する
調整されたアドレスが得られるようにする。これは実効
的に、使用可能なメモリ位置を連続的に循環する０，
１，‥‥，ｎ−１，ｎ，０，１，‥‥の如く取り扱うも
ので、したがって、ｎ＋１のアドレス値は調整されたア
ドレス値０に、ｎ＋２のアドレス値は調整されたアドレ
ス値１にマッピングされる。以下、同様である。

【００１２】多くの応用例において、入力アドレスから
クロック信号に応じて変わる調整されたアドレスを発生
することにより、前述の如くメモリの一部分のみがアド
レスされるのが望ましい。また、メモリの他の部分が入
力アドレスを直接用いてアクセスできることも望まし
い。例えば、前述の音声処理応用例において、前の値が
必要でない定数その他のデータ項目を記憶するために、
幾つかのメモリ位置を使うことがある。即ち、メモリの
１セクションのみをアドレス調整可能とするのである。
かような場合、主入力手段は、入力アドレスがメモリの
第１セクション（アドレスを調整できるセクション）内
の位置に対応しているかどうかを識別する手段を含み、
該第１セクション内の位置に対応する入力アドレスはア
ドレス調整手段に供給し、他の入力アドレスはメモリア
ドレス入力手段に供給してメモリに直接アクセスするよ
うに構成する。この場合、カウンタは、メモリの第１セ
クション内の位置の数をｐとすれば、モジュロｐカウン
タであるのが好都合である。同じく、アドレス調整手段
は、第１セクション内のアドレスの範囲外にあるアドレ
ス値を、当該セクション内の或る位置に対応する調整さ
れたアドレスに変更するマッピング手段を含むのがよ
い。ここで、例えば、アドレス値が第１セクション内の
最高アドレスより大きいとき、マッピング手段は、該ア
ドレス値を当該セクション内の位置の数だけ減じて調整
されたアドレスを作成し、当該セクション内のメモリ位
置を先に述べたように循環するものとして取扱う。

【００１３】メモリ又はその１セクションを調整可能に
アドレスする場合、調整可能アドレスモードと直接アド
レスモードとを切替えできるのが望ましい。したがっ
て、本装置は、制御信号に応答してアドレス調整手段を
切離すバイパス手段を含み、主入力手段からアドレス調
整手段に出力される入力アドレスが直接（即ち、カウン
トによって修正されないで）メモリアドレス入力手段に
供給されるようにすることができる。

【００１４】好適な実施例では、メモリは、各々を調整
可能にアドレスできる複数のセクションを含む。この場
合、アドレス調整手段を各セクションに設け（特定の配
置に応じ、１つ以上のセクションに対して別個に又は共
通に）、主入力手段は、入力アドレスに対応する位置を
含むメモリのセクションを識別して、入力アドレスを当
該セクションに対する調整手段に供給する手段を含むこ
とになる。各セクションに対し、入力アドレスを調整す
るためのカウントは、モジュロｐカウンタ（ただし、ｐ
は当該セクション内の位置の数）によって供給される。

【００１５】調整可能にアドレスできるメモリのスペー
ス量は、必要に応じて変わるので、バイパス手段は、少
なくともセクションの幾つかを、好ましくはすべてを調
整手段から切離せるようにするのがよい。各セクション
に対するバイパス手段は、当該セクションが調整可能に
又は直接アドレスされるかを状態によって決定する、該
セクションに対する制御信号に応答するようにしてもよ
い。

【００１６】本発明の具体構成はまた、デジタルデータ
サンプルを処理するため少なくとも１つの上述データ記
憶装置を含むデータプロセッサを提供する。カウンタ又
は各カウンタのカウントはデータサンプルクロック信号
によってインクリメントされ、各プロセッサは、該クロ
ック信号の各周期内に、プロセッサのプログラムメモリ
に記憶された一連の命令に従い、一連の動作を行うよう
構成される。該命令の少なくとも幾つかは、データ記憶
装置に供給すべき入力アドレスに対応するアドレスデー
タを含む。

【００１７】本発明はまた、データ項目を記憶するため
の複数のアドレス可能なメモリ位置を有するメモリにア
クセスする方法を提供する。その方法は、１ メモリ位
置に対応する１入力アドレスを発生するステップと、ク
ロック信号に応答してカウントを変えるステップと、上
記入力アドレスを上記カウントと組合せて１メモリ位置
に対応する調整されたアドレスを発生するステップと、
上記調整されたアドレスに対応するメモリ位置にアクセ
スするステップとを含む。

【００１８】一般に、本明細書で本発明を実施した装置
について特徴を述べた場合、本発明を実施する方法によ
れば対応する特徴が得られることも理解すべきである。
その逆も、同様である。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明を具
体的に説明する。図１は、本発明によるデータ記憶装置
を用いるデータプロセッサの一般構成を示すブロック図
である。図１の例では、データプロセッサ、即ちＳＰＩ
Ｃ４は、図２に模式的に示すように並列の処理アレイの
形で他のＳＰＩＣ４と接続される。プロセッサ４は少な
くとも電気的に方形アレイに配列され、各ＳＰＩＣは水
平データバスＨ及び垂直データバスＶに接続される。各
ＳＰＩＣ４は、これに接続された２つのバスの各々にデ
ータを伝達することができる。ＳＰＩＣ４のアレイは、
図３の簡略ブロック図に示すように録音スタジオにおけ
る信号処理ラック１の音声処理部分を構成する。信号処
理ラック１は、オペレータ操作卓（コンソール）２と交
信し、リンク及びＩ／Ｏブロック３で示す如く、信号処
理ラック１と種々の入出力装置（例えば、回路網リンク
に接続されたスピーカ、マイクロホン、ＤＡＴなど）と
の間で音声及び制御データをやり取りするため、スタジ
オ回路網（ネットワーク）の中に接続される。該回路網
の動作は操作卓又はミキシングデスク２で制御され、該
回路網内の装置間のデータ授受や、信号処理ラック１に
よる必要な処理の実施は、操作卓２の操作に応答して行
われる。

【００２０】図２のアレイ内のＳＰＩＣ４は同期的に動
作し、各ＳＰＩＣは、各音声サンプル期間内に、内部メ
モリに記憶された命令系列に従って一連の動作を行う。
ＳＰＩＣは、組立て時に命令系列がプログラムされ、必
要と考えられるすべての処理動作がアレイによって実施
できるようになっている。動作時、ＳＰＩＣは、オペレ
ータ操作卓２に応答する制御プロセッサの制御の下に、
命令系列によって同期的に動作する。

【００２１】図１に戻りＳＰＩＣ４のデータ記憶装置を
詳細に説明する前に、ＳＰＩＣの基本的構成及び動作を
説明する。ＳＰＩＣ４は、ＳＰＩＣの動作を制御するた
めの命令系列が記憶されたプログラムＲＡＭ５を含む。
プログラムＲＡＭ５はアドレス計算器６に接続され、該
計算器は、全体的に７で示すデータＲＡＭ部に対する入
力アドレスを発生する。該ＲＡＭ部はデータ記憶装置を
具体化したもので、以下詳細に述べる。データＲＡＭ部
７は、３つのデータＲＡＭ７ａ，７ｂ及び７ｃを含み、
これらは夫々、読出し及び書込みアドレス入力ＲＡ及び
ＷＡ並びにデータ入力Ｄを有する。データＲＡＭ部７か
らの３つのデータ出力は、ＭＵＸブロック９で示すマル
チプレクサ（スイッチング）装置への４入力のうちの３
つを形成する。ＭＵＸブロック９の４番目の入力１０
は、後述の如き補間器１７からの計数Ｃを受ける。ＭＵ
Ｘブロック９は、実行される命令に応じて、４入力のど
れかを４出力のどれかに接続するように構成される。マ
ルチプレクサ９の上方の２つの出力は、乗算器（Mult）
１１への２入力を形成し、その出力は、乗算器出力のビ
ットシフトを行う乗算器シフタ（Mult Shift）１２に接
続される（例えば、乗算器１１への入力が３２ビット幅
の場合、乗算器出力が６４ビットになることがあり、乗
算器シフタ１２は、実行される命令に従い所要の３２ビ
ットを選んで、その出力に供給する。）。乗算器シフタ
１２の出力は、計算論理ユニット（ＡＬＵ）１３に供給
される。乗算器１１の１つの入力は、マルチプレクサ９
の第３出力と同じく直接ＡＬＵ１３の入力に接続され
る。ＡＬＵ１３の出力はマルチプレクサ１４の１入力に
接続され、該マルチプレクサの出力は３データＲＡＭ７
ａ，７ｂ及び７ｃのデータ入力Ｄに接続される。

【００２２】マルチプレクサ９の４番目の出力１５は、
出行データ用のパリティビットを発生するパリティ発生
器８を介して第１及び第２のＩ／Ｏ（入力／出力）手段
１６Ｈ及び１６Ｖに接続される。Ｉ／Ｏ手段１６Ｈ，１
６Ｖは、データを転送するための本プロセッサを夫々水
平及び垂直データバスＨ，Ｖに接続する。マルチプレク
サ９の出力１５は、データをＨ及びＶバスに出力するた
め、Ｉ／Ｏ手段１６Ｈ，１６Ｖに接続される。Ｉ／Ｏ手
段からのデータ入力はパリティ検査ユニット２５に接続
され、そこで、バスから受けるデータのパリティ検査が
行われる。パリティ検査ユニット２５の出力は、マルチ
プレクサ１４の第２入力となる。

【００２３】先に述べたとおり、アレイ内の各ＳＰＩＣ
（図２）は、組立て時にプログラムされ、プログラムＲ
ＡＭ５に記憶された一連の命令に従い、各音声サンプル
期間内に一連の動作を行う。この具体例では、各ＳＰＩ
Ｃ４は、音声サンプル期間毎に５１２のかような命令を
実行することができる。組立の際、これらの命令をプロ
グラムＲＡＭ５に制御プロセッサ、本例では６８０３０
プロセッサ２６を介して書込む。該プロセッサ２６の幾
つかが信号処理ラックに設けられ、その各々がアレイ内
のＳＰＩＣ４のグループを制御する。制御プロセッサ２
６はまた計数補間器１７に接続され、該補間器は、操作
卓の制御器の設定に従いＳＰＩＣの処理動作に用いる係
数Ｃを発生する。

【００２４】ＳＰＩＣの動作時、音声サンプル周期毎に
５１２のクロック周期、即ちティック（刻時カウント）
を発生するカウンタ２７からのクロック信号に従って、
５１２の命令が順次プログラムＲＡＭ５から読出され
る。全部のカウンタ２７は、同期化されていて音声サン
プリング周波数で動作する全体的な「スタートサンプル
クロック」により、ティックを始めるようにトリガされ
る。したがって、アレイ内の全ＳＰＩＣは、各音声サン
プル期間の間の夫々の命令系列により同期して動作が進
行する。

【００２５】図４は、プログラムＲＡＭ５に記憶される
命令に対する命令ワードのフォーマットの例を示す模式
図である。この命令ワードは、４８ビットの長さをも
つ。該命令ワードの最初の８ビットは、命令の形式、例
えばデータＲＡＭ部７の２つにあるデータを加算せよ、
データＲＡＭ部の１つにあるデータを補間器からの係数
により乗算せよ等々を示す動作コードを構成する。上記
命令ワードの次の１２ビットは、ＳＰＩＣの内部動作を
制御する、例えば、ＭＵＸブロック９及びマルチプレク
サ１４のスイッチング、データＲＡＭ部７のイネーブリ
ング（可能化）、Ｉ／Ｏアクセス等々を制御する制御デ
ータを構成する。上記命令ワードの次の２８ビットは、
４つの７ビットのアドレス領域に分割される。始めの３
つのアドレス領域は、３つのデータＲＡＭ７ａ，７ｂ及
び７ｃへの読出しアドレスを表す。最後のアドレス領域
は、データＲＡＭ部７の１つ以上にデータを書込む書込
みアドレスを表す。

【００２６】再び図１に戻り、各命令ワードがプログラ
ムＲＡＭ５から読出されるにつれて、アドレスがアドレ
ス計算器６に供給され、そこで、データＲＡＭ部７に対
する読出し及び書込みアドレスに復号される。残りの命
令データは、図１で太く示される制御ライン３０に出力
される。制御ライン３０は、データＲＡＭ部７、ＭＵＸ
ブロック９、乗算器１１、乗算器シフタ１２、ＡＬＵ１
３、Ｉ／Ｏ手段１６Ｈ，１６Ｖ及びマルチプレクサ１４
に接続され、命令ワードに従ってこれらの要素の動作が
制御される。

【００２７】ＳＰＩＣ４の内部ハードウェアは、高度に
パイプライン化されている。図１に、パイプライン・レ
ジスタが１点鎖線で模式的に示され、Ｐ１〜Ｐ７で表さ
れている。これらは、プログラムＲＡＭ５からデータＲ
ＡＭ部７、ＭＵＸブロック９、ＡＬＵ１３及びマルチプ
レクサ１４を経てデータＲＡＭ部７に戻るデータ及び制
御路を、次の如き８つのパイプライン段０〜７に分けて
いる。 パイプライン段 動 作 ０ プログラム読出し １ アドレス計算 ２ データ読出し ３ 乗算器１ ４ 乗算器２ ５ 乗算器シフト ６ ＡＬＵ ７ データ書込み

【００２８】各パイプライン段０〜７は、プログラムＲ
ＡＭ５からの次々の命令の読出しをトリガする、カウン
タ２７の１ティックに対応する。即ち、音声サンプル期
間のスタートのティック０において、プログラムＲＡＭ
５から命令０がパイプライン・レジスタＰ１に読出され
る。次のティックで、命令１がプログラムＲＡＭ５から
パイプライン・レジスタＰ１に読出され、その時、命令
０に対するアドレス計算がアドレス計算器６で行われ
る。この後の連続するティックにおいて、次々の命令が
プログラムＲＡＭ５から読出され、その間、命令０に対
する命令データ及びこの命令によって発生されたデータ
が、内部のパイプライン段を通って伝搬する。Ｈ又はＶ
バスを用いるＳＰＩＣ間の転送もまた、Ｉ／Ｏ手段１６
Ｈ，１６Ｖ及びパリティ検査器２５にパイプライン・レ
ジスタを設けることにより、正規のパイプライン・タイ
ミングで行われる。

【００２９】パイプライン段１においてアドレス計算器
６により発生される読出しアドレスは、直ぐ次のパイプ
ライン段でデータＲＡＭ部７にアクセスするのに使用さ
れるが、パイプライン段１で発生される書込みアドレス
ｗａは、パイプライン段７に至るまで必要とならない。
したがって、図１に模式的に示すように、書込みアドレ
スｗａは、パイプライン・レジスタＰ２から延長される
アドレスラインに供給され、パイプライン・レジスタＰ
３〜Ｐ７を経てパイプライン段７でデータＲＡＭ部７の
書込みアドレス入力ＷＡに現れる。例えば、データＲＡ
Ｍ７ａ及び７ｂ内の位置にある夫々のデータ項目の乗算
と、その積をデータＲＡＭ７ｃ内の位置に書込むことと
を求める命令を考える。その動作は、次のとおりであ
る。

【００３０】最初のティックで、命令がプログラムＲＡ
Ｍ５から読出される。第２のティックで、データＲＡＭ
７ａ及び７ｂに対する読出しアドレス並びにデータＲＡ
Ｍ７ｃに対する書込みアドレスが、アドレス計算器６に
より発生される。第３のティックで、読出しアドレスが
データＲＡＭ７ａ，７ｂに供給され、これらのＲＡＭが
制御ライン３０を介する命令ワードによってイネーブル
され、適正なデータサンプルがパイプラインＰ３に読出
される。データＲＡＭ７ｃに対する書込みアドレスは、
パイプライン・レジスタＰ３に延長されたアドレスライ
ンを介して送られ、連続するティックで後述のパイプラ
イン段を通って伝搬する。第４のティックで、ＭＵＸブ
ロック９が、データＲＡＭ部から読出されたデータ項目
を乗算器１１の２つの入力に供給するように制御され、
該乗算器はそのとき乗算処理の第１段階を行う。第５の
ティックで、乗算器１１は、乗算処理の第２段階を行
い、その積をパイプライン・レジスタＰ５に供給する。
第６のティックで、乗算器シフタ１２が、命令ワードの
制御の下に上記積のビットシフトを行い、その結果をパ
イプライン・レジスタＰ６に供給する。第７のティック
で、上記積がＡＬＵ１３を経てパイプライン・レジスタ
Ｐ７に供給される。第８のティックで、書込みアドレス
がデータＲＡＭ部７に供給され、マルチプレクサ１４が
ＡＬＵ１３からの出力をデータＲＡＭ部に供給するよう
制御される。この段において、データＲＡＭ７ｃが命令
ワード内の制御データによってイネーブルされ、上記積
がこのデータＲＡＭ部内の適正な位置に書込まれ、動作
は完了する。

【００３１】ＳＰＩＣ４は、それらの動作の一部とし
て、音声データに作用する種々の多タップ又は多ポール
のフィルタを実現する必要がある。該フィルタ動作を実
現するためには、ＳＰＩＣ４が、幾つかの先行する音声
サンプル期間に亘って発生された、前のデータにアクセ
スする必要がある。しかし、前述のとおり、ＳＰＩＣ内
のデータＲＡＭ部７に対する読出し及び書込みアドレス
は、プログラムＲＡＭ５に記憶された命令の一部を構成
するので、連続する音声サンプル期間に所定の命令がプ
ログラムＲＡＭ５から読出されるとき、データＲＡＭ部
７にアクセスするために同じアドレスが発生される。し
たがって、現在のサンプル期間内にデータ項目をデータ
ＲＡＭ部７のアドレスに書込めとの命令は、次のサンプ
ル期間においても、当該サンプル期間内の対応するデー
タ項目に対して同じアドレスを与えることになる。よっ
て、連続するサンプル期間からの対応するデータ項目を
データＲＡＭ部７において同時に使用可能とするため、
データＲＡＭ部７は、図５に具体例を示すようなデータ
記憶装置を含む。

【００３２】図５は、図１に示したデータＲＡＭ７ａ〜
７ｃの１つに対応するメモリ２０を有するデータ記憶装
置を示す。データＲＡＭ７ａ〜７ｃの各々に対し、同じ
ように動作するデータ記憶装置を夫々設ける。図５の装
置は、ＳＰＩＣのアドレス計算器６から入力アドレスを
受ける主入力２１を有する。図１に示したデータＲＡＭ
の読出しアドレス入力ＲＡ及び書込みアドレス入力ＷＡ
の両方が、上記装置の主入力２１に接続される。主入力
２１は入力アドレスを検出器２２に供給し、該入力アド
レスはそこから加算器２４の一方の入力に供給され、該
加算器の他方の入力は、モジュロ（Ｍｏｄ）６４カウン
タ３２からのカウントを受ける。該カウンタ３４は、音
声サンプルクロックＳＣＫにより音声サンプルレートで
インクリメントされる（歩進する）。検出器２２より出
力される入力アドレスはまた、マルチプレクサ２８の１
入力２３に直接供給される。加算器２４の出力はマッピ
ング回路３５に接続され、該回路の出力はマルチプレク
サ２８の他の入力に接続される。マルチプレクサ２８の
出力は、メモリ２０のアドレス入力２６となる。マルチ
プレクサ２８は、検出器２２の制御出力２９の信号によ
り、その入力の１つをメモリ２０のアドレス入力２６に
接続するように制御される。

【００３３】この例では、メモリ２０は、アドレス０〜
１２７をもつ１２８のアドレス可能な（記憶）位置を有
する。アドレス０〜６３は、該メモリの第１の、又は循
環するセクションＲを構成する。このセクションＲは、
後述の如く、加算器２４、カウンタ３２及びマッピング
回路３５より成るアドレス調整手段の動作により、調整
可能にアドレスされる部分である。位置６４〜１２７を
含むメモリ２０の上のセクションは、後述の如く、主入
力２１に受ける入力アドレスを用いて直接アドレスされ
る第２のセクションＤを構成する。

【００３４】メモリ２０のセクションＤは、前の値を必
要としない定数や他のデータ項目を記憶するためにＳＰ
ＩＣ４が使用する。プログラムＲＡＭ５における、この
セクション内の位置にアクセスせよの命令は、アドレス
計算器６によって復号されるアドレス部分を有し、該計
算器は、アクセスすべき位置に対する６４〜１２７の範
囲内の入力アドレスを発生する。該入力アドレスは、主
入力２１を経て検出器２２に供給され、該検出器は、１
の最上位ビット（ＭＳＢ）をもつアドレスをメモリ２０
の直接アクセス・セクションＤ内の１位置のアドレスと
して識別する。検出器２２の制御出力２９の状態は、マ
ルチプレクサ２８をその入力２３がメモリアドレス入力
２６に接続される如く制御するように設定される。そう
すると、入力アドレスが直接メモリ２０のアドレス入力
２６に供給され、それによって適正な位置６４〜１２７
がアクセスされる。

【００３５】次に、メモリ２０の循環セクションＲへの
アクセスを考える。該セクションＲ内の位置に対応する
０〜６３の範囲内の入力アドレスが主入力２１に供給さ
れると、検出器２２は、該アドレスがセクションＲ内の
位置に対応することを示す０のＭＳＢを検出する。そう
すると、検出器２２は、制御出力２９を介してマルチプ
レクサ２８をマッピング回路３５の出力がメモリアドレ
ス入力２６に接続されるよう制御する。入力アドレスは
加算器２４に供給され、そこで、モジュロ６４カウンタ
３２が現在保持しているカウントが入力アドレスに加算
され、その結果得られたアドレス値がマッピング回路３
５に供給される。マッピング回路３５は調整されたアド
レス（これは、後述の如く入力アドレス値に対応するこ
ともあり、対応しないこともある。）を出力し、この調
整されたアドレスがメモリ２０のアドレス入力２６に供
給され、調整されたアドレスによって示された、循環セ
クションＲ内の位置がアクセスされる。

【００３６】モジュロ（法）６４カウンタ３２は、サン
プルクロックＳＣＫの連続する周期、即ち連続する音声
サンプル期間で０〜６３をカウントする。メモリの循環
セクションＲにアクセスする入力アドレスは０〜６３で
あり、どんな時刻におけるカウントも０〜６３であるか
ら、加算器２４から出力されるアドレス値は６３より大
きい、即ちメモリの循環セクションＲ内の最高アドレス
より大きい。かような場合、マッピング回路３５は、ア
ドレス値をセクションＲ内の１位置に対応する調整され
たアドレスに変更する動作をする。これは、セクション
Ｒ内の位置を連続的に循環する位置０，１，２，‥‥，
６２，６３，０，１，‥‥と考えることによって行う。
マッピング回路３５は、アドレス値から６４（セクショ
ンＲ内の位置の数）を減じることにより、６３より大き
いアドレス値を上記循環内の対応するアドレスにマッピ
ングする（割当てる）。こうすると、アドレス値６４は
調整されたアドレス値０に、アドレス値６５は調整され
たアドレス値１に、アドレス値６６は調整されたアドレ
ス値２に変更される。以下、同様である。勿論、マッピ
ング回路３５は６３より大きい入力アドレスを変更する
だけでよく、０〜６３の入力アドレス値は、調整された
アドレスとして直接出力される。

【００３７】図５のデータ記憶装置の、幾つかの連続す
る音声サンプル期間において対応するデータ項目を記憶
する動作を、これより説明する。フィルタ動作を実現す
る場合と同様に、連続する音声サンプル期間に対応する
データ項目をデータＲＡＭ部７において同時に使用可能
としなければならない場合、プログラムＲＡＭ５におけ
る現在データ項目をメモリに書込めとの命令は、循環セ
クションＲ内のアドレス０〜６３を示す書込みアドレス
領域を含むであろう。この命令が現データ項目を位置ア
ドレス０に書込むことであり、現在の音声サンプル期間
に対しモジュロ６４カウンタ３２のカウントも０である
場合を考える。検出器２２は、入力アドレス０を受け
て、マルチプレクサ２８をマッピング回路３５の出力が
メモリアドレス入力２６に接続されるようにセットす
る。入力アドレス０は加算器２４に供給され、カウント
も０であるから、アドレス値０がマッピング回路３５に
送られる。そこでマッピング回路３５は、アドレス０を
メモリ２０のアドレス入力２６にマルチプレクサ２８を
介して供給し、現在のデータ項目が実際に循環セクショ
ンＲの０位置に書込まれる。

【００３８】次の音声サンプル期間に対応するデータ項
目について同じ命令が実施されるとき、再び入力アドレ
ス０が検出器２２を経て加算器２４に供給されるが、モ
ジュロ６４カウンタ３２はその時カウント１を保持す
る。よって、マッピング回路３５はアドレス値１を受
け、これがメモリ２０へのアドレスとして出力される。
これにより、このサンプル期間に対するデータ項目は、
循環セクションＲ内のアドレス１に書込まれる。これが
次々の音声サンプル期間に対して続けられ、命令は常に
入力アドレス０を検出器２２に供給するが、モジュロ６
４カウンタ３２のカウントは、各サンプル期間と共に１
つずつインクリメントされる。したがって、連続する音
声サンプル期間における対応データ項目は、メモリ２０
内の連続するアドレス０，１，２，３，‥‥に書込まれ
る。

【００３９】上述より、現在のサンプル期間に対するデ
ータ項目が、任意の時刻にメモリの循環セクション内の
位置アドレスｎに書込み命令によって記憶されるとき、
連続する先行サンプル期間における対応データ項目は、
位置ｎ−１，ｎ−２，ｎ−３，‥‥に記憶されることが
分かるであろう。ＳＰＩＣの命令系列における後の読出
し命令は、先の書込み命令における書込みアドレスと同
じ読出しアドレスを用いて、現在のサンプル期間に対す
るデータ項目を読出すことができる。したがって、本例
では、読出し命令はメモリ２０内のアドレス０に対応す
る読出しアドレス領域を含み、このアドレスは検出器２
２とそれから加算器２４への入力アドレスとして供給さ
れる。カウンタ３２の現カウント、すわち上述の例では
ｎは、加算器２４によって入力アドレスに加算され、ア
ドレスｎがマッピング回路３５に供給され、該回路３５
が、マルチプレクサ２８を経てメモリ２０のアドレス入
力２６にアドレスｎを出力する。こうして、現在サンプ
ル期間に対するデータ項目を記憶する位置ｎが、必要に
応じて読出される。

【００４０】直前の音声サンプル期間における対応する
データ項目にアクセスするためには、読出し命令は、メ
モリ２０の位置ｎ−１からデータを読出す必要がある。
命令における実際の読出しアドレスは、現在データ項目
をメモリに書込むための書込み命令に使用された書込み
アドレスから１を減じることによって得られる。この場
合、書込みアドレスが０のとき、循環アドレス方式にお
けるアドレス０−１は、アドレス６３である。したがっ
て、読出し命令は、アドレス計算器６により復号されて
６３の入力アドレス（検出器２２に供給される）を発生
するアドレス領域を含む。よって、アドレス６３は加算
器２４に送られ、そこでカウンタ３２からの現カウント
ｎが加算され、６３＋ｎのアドレス値が与えられる。こ
のアドレス値はマッピング回路３５に送られ、そこで該
アドレス値から６４が差引かれ、調整されたアドレス６
３＋ｎ−６４＝ｎ−１が出力される。このようにして、
前の音声サンプル期間に対するデータ項目を記憶する位
置ｎ−１が、正確に読出される。

【００４１】上述より、書込み命令が或るデータ項目に
対してｘの入力アドレスを発生する場合、連続する音声
サンプル期間における対応するデータ項目は、モジュロ
６４カウンタ３２のカウントが０から上の方にインクリ
メントされるに従い、アドレスｘ，ｘ＋１，ｘ＋２，‥
‥に書込まれることが分かるであろう。現在のサンプル
期間に対するデータ項目を読出すため、読出し命令はｘ
の入力アドレスを発生する。連続する先行サンプル期間
から対応データ項目を読出すため、読出し命令は、入力
アドレスｘ−１，ｘ−２，ｘ−３，‥‥を発生する。該
命令をプログラムする際、前述の如くアドレス０の直前
はアドレス６３であるという循環アドレス方式を考慮に
入れる。

【００４２】図５の例では、メモリ２０の半分、従って
各データＲＡＭ７ａ〜７ｃの半分が循環するようにアド
レスされ、半分が直接アドレスされる。しかし、循環セ
クションのサイズ並びに循環及び直接アクセス・セクシ
ョンの相対的比率に対する要件は、応用機器毎に、本例
ではＳＰＩＣ毎に変化するであろう。したがって、本発
明の好適な実施例では、メモリを幾つかのセクションに
分割し、その１つ以上、好ましくは全部を必要に応じて
直接又は循環アクセス用に選択できるようにする。かよ
うなデータ記憶装置の好適な実施例を図６に示す。

【００４３】図６に示すデータ記憶装置は、図１のデー
タＲＡＭ７ａ〜７ｃの１つに対応するメモリ４０を具え
る。前と同様、各データＲＡＭ７ａ〜７ｃに対応するデ
ータ記憶装置が設けられるが、ここでは１つのみについ
て述べる。図６の装置は、アドレス計算器６から入力ア
ドレスを受ける主入力４１を有する。前と同様、図１に
示した読出し及び書込みアドレス入力ＲＡ及びＷＡの両
方が、図６の主入力４１に接続される。主入力４１は入
力アドレスをセクション検出器４２に供給し、そこで、
該入力アドレスがメモリ４０のどのセクションに対応す
るかが決定される。本例では、メモリ４０は５つのセク
ションＳ１〜Ｓ５に分割される。セクションＳ１は位置
０〜６３を包含し、セクションＳ２は位置６４〜７９
を、セクションＳ３は位置８０〜９５を、セクションＳ
４は位置９６〜１１１を、セクションＳ５は位置１１２
〜１２７を包含する。したがって、セクションＳ１は６
４個の位置を包含し、各セクションＳ２〜Ｓ５は夫々１
６個の位置を包含する。

【００４４】セクション検出器４２は、０〜１２７の範
囲内に入る入力アドレスから、該入力アドレスがセクシ
ョンＳ１〜Ｓ５のどれに対応するかを識別し、それから
該入力アドレスを５つの出力４３ａ〜４３ｅのうち適切
な１つに夫々供給する。これらの出力４３ａ〜４３ｅ
は、夫々の加算器の入力４５に接続される。検出器出力
４３ａは加算器４７に接続され、検出器出力４３ｂ〜４
３ｅは夫々の加算器４８に接続される。加算器４７の他
方の入力は、メモリ４０の下方のセクションＳ１内に６
４位置があることから、モジュロ（Ｍｏｄ）６４カウン
タ５０に接続される。該カウンタ５０は、クロック信号
ＳＣＫによって音声サンプルレートでインクリメントさ
れる。４つの加算器４８の各々の他方の入力は、メモリ
４０の各セクションＳ２〜Ｓ５内に１６位置があること
から、モジュロ１６カウンタ５１により出力されるカウ
ントＣＴを受けるよう接続され、該カウンタ５１は同じ
くＳＣＫによってインクリメントされる。

【００４５】加算器４７及び４８の出力は、夫々のマッ
ピング回路Ｍ１〜Ｍ５に接続され、マッピング回路Ｍ１
〜Ｍ５の出力は、夫々のマルチプレクサ４４ａ〜４４ｅ
の入力に接続される。マルチプレクサ４４ａ〜４４ｅの
出力は、メモリ４０のアドレス入力５３に接続される。
検出器出力４３ａ〜４３ｅはまた、直接夫々のマルチプ
レクサ４４ａ〜４４ｅの他の入力４６に接続され、これ
により加算器４７，４８及びマッピング回路Ｍ１〜Ｍ５
を迂回する。各マルチプレクサ４４ａ〜４４ｅの２つの
入力の内どちらをその出力に接続するかは、それら夫々
に供給される制御信号Ｃ１〜Ｃ５の状態によって決定さ
れる。

【００４６】メモリ４０の各セクションＳ１〜Ｓ５は、
対応する制御信号Ｃ１〜Ｃ５の状態で決まる対応マルチ
プレクサ４４ａ〜４４ｅの状態に応じて、循環的に又は
直接にアドレスされる。各制御信号Ｃ１〜Ｃ５は、マル
チプレクサの所要状態に応じて単一ビット０又は１で表
すことができる。制御ビットＣ１〜Ｃ５は、特定のＳＰ
ＩＣのメモリ要件に応じて制御プロセッサ２６（図１）
で設定され、制御プロセッサ２６から各ＳＰＩＣのデー
タＲＡＭ部７に供給される。

【００４７】メモリ４０のセクションＳ１〜Ｓ５に対応
するマルチプレクサ４４ａ〜４４ｅが循環アドレス・ア
クセスにセットされると、即ち、マルチプレクサが対応
するマッピング回路をメモリアドレス入力５３に接続す
ると、セクションのアドレス指定は、図５の循環セクシ
ョンＲについて述べたのと同様に行われる。まず、セク
ションＳ１を考えると、０〜６３の範囲内の入力アドレ
スｘは、セクション検出器４２を経てその出力４３ａか
ら加算器４７へと供給される。したがって、該アドレス
はモジュロ６４カウンタ５０の現カウントに加算され、
得られたアドレス値がマッピング回路Ｍ１に出力され
る。マッピング回路Ｍ１は、図５のマッピング回路３５
と同じように動作する。即ち、加算器４７から出力され
る０〜６３のアドレス値は、マルチプレクサ４４ａを介
してアドレス入力５３に供給され、メモリのセクション
Ｓ１にアクセスする。ただし、６３より大きなアドレス
値に対しては、マッピング回路Ｍ１は、該アドレス値か
ら６４を減じてセクションＳ１内の１位置０〜６３に対
応する調整されたアドレスを出力する。

【００４８】マッピング回路Ｍ２〜Ｍ５は、セクション
Ｓ２〜Ｓ５に対して同様な動作をする。ただし、この場
合、マッピングは対応するセクション内の１６のメモリ
位置内で行われる。例えばセクションＳ３を考えると、
このセクションは、８０〜９５の範囲内の入力アドレス
をセクション検出器４２が受けたときにアクセスされ
る。セクション検出器４２は、該入力アドレスをその出
力４３ｃから加算器４８へと供給する。モジュロ１６カ
ウンタ５１の現カウントが加算器４８にて入力アドレス
に加算され、得られたアドレス値はマッピング回路Ｍ３
に供給される。加算器４８より出力されるアドレス値が
９５（セクションＳ３における最高アドレス位置）を越
えると、マッピング回路Ｍ３は、該アドレス値から１６
を減じてセクションＳ３内のアクセスすべき位置に対応
する調整されたアドレスを出力する。マルチプレクサ４
４ｃが循環アドレス・アクセスにセットされると、マッ
ピング回路より出力されるアドレスがメモリアドレス入
力５３に供給される。

【００４９】先に述べたとおり、セクションＳ１〜Ｓ５
のどれか１つ以上を、適正な制御信号Ｃ１〜Ｃ５によっ
て直接アクセス・モードに切替えることができる。直接
アクセス・モードでは、加算器４７又は４８によって行
われる調整が迂回され、マルチプレクサ入力４６の入力
アドレスがマルチプレクサによって直接メモリ４０のア
ドレス入力５３に供給され、対応する位置にアクセスさ
れる。

【００５０】前のデータ項目にアクセスするため循環モ
ードでＳＰＩＣ４内のメモリ４０のセクションＳ１〜Ｓ
５を使用することは、図５で述べた方法と全く同じであ
る。しかし、メモリ４０を複数のセクションＳ１〜Ｓ５
に分け、その各々を循環又は直接アクセスにセットしう
るようにしたことは、本装置の柔軟性を大きく増す効果
がある。循環と直接アクセスメモリとの比率は、与えら
れたＳＰＩＣの特定の要件に応じて制御ビットＣ１〜Ｃ
５により設定でき、従ってＳＰＩＣ毎に変わりうる。同
様に、同じ制御ビットＣ１〜Ｃ５を、ＳＰＩＣ内のデー
タＲＡＭ７ａ〜７ｃの３つ全部に対するアクセスモード
の制御に用いてもよいが、循環と直接アクセスメモリと
の比率を夫々の場合で変えうるように、別の１組の制御
ビットＣ１〜Ｃ５を各データＲＡＭに対して用意しても
よい。

【００５１】以上、特定の音声データ処理機器に関連し
て本発明と具体化したデータ記憶装置を説明したが、本
発明は多くの他の応用機器に使用できるものである。更
に、本発明の範囲から逸脱することなく、上述した特定
の具体例に対し多くの変形や変更を施しうることが認め
られるであろう。

【００５２】

【発明の効果】以上説明したとおり、本発明によれば、
連続するサンプル期間に発生された対応するデータ項目
を、コピー命令を必要とすることなく簡単に、メモリに
アクセスして使用することができる。

【図面の簡単な説明】

【図１】本発明によるデータ記憶装置を用いるデータプ
ロセッサを示すブロック図である。

【図２】図１のデータプロセッサのアレイを示す図であ
る。

【図３】図１のデータプロセッサを用いる信号処理ラッ
クを含む録音スタジオを示す簡略ブロック図である。

【図４】図１のデータプロセッサ用命令ワードの一般的
フォーマットを示す図である。

【図５】図１のデータプロセッサに用いるデータ記憶装
置の例１を示す模式図である。

【図６】図１のデータプロセッサに用いるデータ記憶装
置の例２を示す模式図である。

【符号の説明】

２０，４０ メモリ、２１，４１ 主入力手段、３２，
５０，５１ カウンタ、２４，３５，４８，Ｍ１〜Ｍ５
アドレス調整手段、３６，５３ メモリアドレス入力
手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター チャールズ イースティ イギリス国 オックスフォード，フェアエ ーカーズ ロード 18 (72)発明者 ロドニー ヒュー デンシャム イギリス国 オックスフォードシャー，チ ャールベリー，フィッシャーズ レーン, スナフ コテジ（番地なし)

Claims (27)

【特許請求の範囲】
1. 【請求項１】 データ項目を記憶するための複数のアド
   レス可能なメモリ位置と、アクセスされるべき位置のア
   ドレスを受けるメモリアドレス入力手段とを有するメモ
   リと、 メモリ位置に対応する入力アドレスを受ける主入力手段
   と、 クロック信号に応答してカウントを変えるカウンタと、 上記カウントを入力アドレスと組合せて１メモリ位置に
   対応する調整されたアドレスを発生し、該調整されたア
   ドレスを上記メモリアドレス入力手段に供給するアドレ
   ス調整手段と、 上記メモリアドレス入力手段に供給されたアドレスにあ
   るメモリ位置にアクセスする手段とを具えたデータ記憶
   装置。
2. 【請求項２】 上記カウンタは上記クロック信号に応答
   してカウントをインクリメントし、上記アドレス調整手
   段は上記カウントを入力アドレスに加算するように構成
   された請求項１の装置。
3. 【請求項３】 上記カウンタはモジュロｎカウンタ（た
   だし、ｎは上記メモリ内の位置の数とする。）である請
   求項１又は２の装置。
4. 【請求項４】 上記アドレス調整手段は、上記カウント
   を上記入力アドレスと組合せて得られたアドレス値を受
   け、該アドレス値がメモリ位置のアドレスの範囲外にあ
   るとき、該アドレス値を１メモリ位置に対応する調整さ
   れたアドレスに変更するマッピング手段を含む請求項１
   〜３のいずれか１項の装置。
5. 【請求項５】 上記アドレス値がメモリ位置の最高アド
   レスより大きいとき、上記マッピング手段は、上記メモ
   リ内の位置の数だけ上記アドレス値を減じて１メモリ位
   置に対応する調整されたアドレスが得られるようにする
   請求項２及び４の装置。
6. 【請求項６】 上記主入力手段は、入力アドレスが、上
   記メモリ位置の一部分を含む上記メモリの第１セクショ
   ン内の位置に対応するかどうかを識別する手段を有し、
   上記第１セクション内の位置に対応する入力アドレスを
   上記アドレス調整手段に供給し、他の入力アドレスを上
   記メモリアドレス入力手段に供給するように構成された
   請求項１又は２の装置。
7. 【請求項７】 上記カウンタはモジュロｐカウンタ（た
   だし、ｐは上記メモリの上記第１セクション内の位置の
   数とする。）である請求項６の装置。
8. 【請求項８】 上記アドレス調整手段は、上記カウント
   を上記入力アドレスと組合せて得られたアドレス値を受
   け、該アドレス値が上記第１セクション内のメモリ位置
   のアドレスの範囲外にあるとき、該アドレス値を上記第
   １セクション内の１メモリ位置に対応する調整されたア
   ドレス値に変更するマッピング手段を含む請求項６又は
   ７の装置。
9. 【請求項９】 上記アドレス値が上記第１セクション内
   のメモリ位置の最高アドレスより大きいとき、上記マッ
   ピング手段は、上記第１セクション内の位置の数だけ上
   記アドレス値を減じて、上記第１セクション内の１メモ
   リ位置に対応する調整されたアドレスを得るようにする
   請求項２に従属する場合の請求項８の装置。
10. 【請求項１０】 制御信号に応答して上記アドレス調整
    手段を切離し、上記主入力手段から上記アドレス調整手
    段に出力される入力アドレスを、上記カウントによって
    修正することなく、上記メモリアドレス入力手段に供給
    するバイパス手段を含む請求項６〜９のいずれか１項の
    装置。
11. 【請求項１１】 上記メモリは各々が上記メモリ位置の
    小部分を含む複数のセクションを有し、本装置が、これ
    らの各セクションに対し、クロック信号に応答して変わ
    るカウントと供給される入力アドレスを組合せて調整さ
    れたアドレスを発生し、該調整されたアドレスを上記メ
    モリアドレス入力手段に供給するアドレス調整手段を含
    み、上記主入力手段は、入力アドレスに対応する上記位
    置を含む上記メモリの上記セクションを識別し、上記入
    力アドレスを当該セクションに対する上記調整手段に供
    給する手段を含む請求項１の装置。
12. 【請求項１２】 上記カウントは上記クロック信号に応
    答してカウンタによりインクリメントされ、上記アドレ
    ス調整手段は上記カウントを上記入力アドレスに加算す
    るように構成された請求項１１の装置。
13. 【請求項１３】 上記メモリの各セクションに対し、別
    個のアドレス調整手段が設けられた請求項１１又は１２
    の装置。
14. 【請求項１４】 各セクションに対する上記調整手段は
    モジュロｐカウンタ（ただし、ｐは当該セクション内の
    位置の数とする。）からカウントを受ける請求項１１〜
    １３のいずれか１項の装置。
15. 【請求項１５】 各セクションに対する上記調整手段
    は、上記カウントを上記入力アドレスと組合せて得られ
    た上記アドレス値を受け、該アドレス値が当該セクショ
    ン内の位置のアドレスの範囲外にあるとき、該アドレス
    値を当該セクション内の１位置に対応する調整されたア
    ドレス値に変更するマッピング手段を含む請求項１１〜
    １４のいずれか１項の装置。
16. 【請求項１６】 上記アドレス値が当該セクション内の
    メモリ装置の最高アドレスより大きいとき、上記調整手
    段は、当該セクション内のメモリ位置の数だけ上記アド
    レス値を減じて、当該セクション内の１位置に対応する
    調整されたアドレスを得るようにする請求項１２及び請
    求項１５の装置。
17. 【請求項１７】 当該セクションに対する制御信号に応
    答して、上記メモリの１セクションに対する上記アドレ
    ス調整手段を切離し、上記主入力手段から当該セクショ
    ンに対する上記調整手段に出力される入力アドレスを、
    上記カウントによって修正することなく、上記メモリア
    ドレス入力手段に供給するバイパス手段を含む請求項１
    １〜１６のいずれか１項の装置。
18. 【請求項１８】 少なくとも、上記セクションの幾つか
    は、同数のメモリ位置を含む請求項１１〜１７のいずれ
    か１項の装置。
19. 【請求項１９】 上記メモリアドレス入力手段は、上記
    メモリ内のすべての位置にアドレス指定する単一のアド
    レス入力である請求項１１〜１８のいずれか１項の装
    置。
20. 【請求項２０】 デジタルデータサンプルを処理するた
    めのデータプロセッサであって、少なくとも１つの、請
    求項１〜１９のいずれかに記載されたデータ記憶装置を
    含み、上記クロック信号は上記データサンプルクロック
    信号であり、上記プロセッサは、該プロセッサのプログ
    ラムメモリ内に記憶された一連の命令に従い、上記クロ
    ック信号の各周期内に一連の動作を行うように構成さ
    れ、上記命令の少なくとも幾つかは、上記メモリにアク
    セスするため上記データ記憶装置に供給すべき入力アド
    レスに対応するアドレスデータを含むものである、上記
    データプロセッサ。
21. 【請求項２１】 請求項２０のデータプロセッサを複数
    個具えたデータ処理装置。
22. 【請求項２２】 請求項２１に記載のデジタル音声デー
    タ処理装置。
23. 【請求項２３】 データ項目を記憶するための複数のア
    ドレス可能なメモリ位置を有するメモリにアクセスする
    方法であって、 上記メモリの１位置に対応する１入力アドレスを発生す
    るステップと、 クロック信号に応答してカウントを変えるステップと、 上記入力アドレスを上記カウントと組合せて１メモリ位
    置に対応する調整されたアドレスを発生するステップ
    と、 上記調整されたアドレスに対応するメモリ位置にアクセ
    スするステップとを含むメモリアクセス方法。
24. 【請求項２４】 上記入力アドレスが上記メモリの第１
    セクション内の位置に対応するかどうかを識別し、もし
    そうであれば、上記メモリにアクセスするための上記調
    整されたアドレスを発生し、もしそうでなければ、上記
    入力アドレスに対応する上記メモリ位置にアクセスする
    ことを含む請求項２３の方法。
25. 【請求項２５】 上記メモリは各々が上記メモリ位置の
    小部分を含む複数のセクションを有し、本方法が、入力
    アドレスに対応する上記位置を含む上記メモリの上記セ
    クションを識別し、当該セクションに対する制御信号の
    状態に応じて、当該セクションにアクセスするための調
    整されたアドレスを発生するか又は上記入力アドレスに
    対応する上記位置にアクセスすることを含む請求項２３
    の方法。
26. 【請求項２６】 上記メモリの上記セクション又はその
    各々に対し、モジュロｐカウンタ（ただし、ｐは当該セ
    クション内のメモリ位置の数とする。）が上記クロック
    信号によりインクリメントされて上記カウントを発生
    し、上記カウントを上記入力アドレスに加算することに
    よって上記調整されたアドレスが発生される請求項２４
    又は２５の方法。
27. 【請求項２７】 デジタルデータサンプルを処理するデ
    ータ処理方法であって、所定の命令系列に従い各データ
    サンプリング期間内に一連の処理動作を行い、該動作の
    少なくとも１つは請求項２６のメモリアクセス方法によ
    りメモリにアクセスして、現在のデータサンプルを上記
    メモリの上記セクション又はその各々に書込み、該メモ
    リ書込みアクセス動作のための上記入力アドレスは、当
    該動作に対する上記命令によって示され、上記クロック
    信号は上記データサンプルクロック信号であり、これに
    よって、上記現在データサンプルに相当する先行データ
    サンプルを、上記書込みアクセス動作のための上記入力
    アドレスに対応する入力アドレスにより上記メモリアク
    セス方法を用いて読出すことができ、その際、上記書込
    みアクセス動作のための上記入力アドレスから上記現在
    及び先行サンプルの記憶間のデータサンプル期間の数に
    等しい値を減じるようにしたデータ処理方法。