JPH0241778B2 - - Google Patents
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- Publication number
- JPH0241778B2 JPH0241778B2 JP20753785A JP20753785A JPH0241778B2 JP H0241778 B2 JPH0241778 B2 JP H0241778B2 JP 20753785 A JP20753785 A JP 20753785A JP 20753785 A JP20753785 A JP 20753785A JP H0241778 B2 JPH0241778 B2 JP H0241778B2
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- JP
- Japan
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- access
- throughput
- emu
- register
- processing
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- Expired
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 2
- 101100421135 Caenorhabditis elegans sel-5 gene Proteins 0.000 description 1
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
［概要］
主記憶装置に対するアクセススループツトの異
なる複数の処理装置が接続された情報処理システ
ムにおいて、アクセススループツトが他の装置よ
り小さい処理装置か、アクセススループツトが他
の装置より大きい処理装置のいずれか一方による
連続したアドレスのアクセス順序を、アドレスの
降順に行うように構成したもので、これによりア
クセススループツトの大きい方の処理装置のアク
セススループツトが低下するのを防止できる。
なる複数の処理装置が接続された情報処理システ
ムにおいて、アクセススループツトが他の装置よ
り小さい処理装置か、アクセススループツトが他
の装置より大きい処理装置のいずれか一方による
連続したアドレスのアクセス順序を、アドレスの
降順に行うように構成したもので、これによりア
クセススループツトの大きい方の処理装置のアク
セススループツトが低下するのを防止できる。
［産業上の利用分野］
本発明は、主記憶装置に対する複数台の処理装
置によるアクセスの制御に係わり、特に主記憶装
置に対するスループツトが異なる複数台の処理装
置によるアクセスの制御に関するものである。
置によるアクセスの制御に係わり、特に主記憶装
置に対するスループツトが異なる複数台の処理装
置によるアクセスの制御に関するものである。
［従来の技術］
主記憶装置に対するスループツトが異なる複数
台の処理装置が接続された電子計算機システムに
おいて、連続したアドレスに対して複数台の処理
装置が同時に主記憶をアクセスして場合、スルー
プツトの大きい処理装置のスループツトが、スル
ープツトの小さい処理装置のスループツトと同じ
になつてしまうという問題点がある。
台の処理装置が接続された電子計算機システムに
おいて、連続したアドレスに対して複数台の処理
装置が同時に主記憶をアクセスして場合、スルー
プツトの大きい処理装置のスループツトが、スル
ープツトの小さい処理装置のスループツトと同じ
になつてしまうという問題点がある。
第３図は、この問題点を説明するためのシステ
ム構成例を示す図である。
ム構成例を示す図である。
第３図において、MSUは主記憶装置、MCUは
主記憶制御装置、VUはベクトルユニツト、SU
はスカラユニツト、CHPはチヤネルプロセツサ、
ESUは拡張記憶装置、EMUは拡張記憶制御装置
である。
主記憶制御装置、VUはベクトルユニツト、SU
はスカラユニツト、CHPはチヤネルプロセツサ、
ESUは拡張記憶装置、EMUは拡張記憶制御装置
である。
ベクトルユニツト（VU）が持つロード・スト
アパイプラインのアクセス・スループツトは、４
エレメント／1τ（τはサイクルタイム）であると
する。
アパイプラインのアクセス・スループツトは、４
エレメント／1τ（τはサイクルタイム）であると
する。
拡張記憶制御装置（EMU）が持つロード・ス
トアパイプラインのアクセス・スループツトは、
１エレメント／1τであるとする。ただし、アクセ
ス効率を向上するために、４エレメント／4τでア
クセスする。
トアパイプラインのアクセス・スループツトは、
１エレメント／1τであるとする。ただし、アクセ
ス効率を向上するために、４エレメント／4τでア
クセスする。
従つて、ベクトルユニツト（VU）は拡張記憶
制御装置（EMU）に比べて４倍のスループツト
がある。
制御装置（EMU）に比べて４倍のスループツト
がある。
第４図および第５図は、縦軸に時間をとり、横
軸に主記憶装置の論理記憶番号（以下、LSと略
称する）をとつて、ベクトルユニツト（VU）か
らのアクセス（以下、VUアクセスという）と、
拡張記憶制御装置（EMU）からのアクセス（以
下、EMUアクセスという）の状況を示すアクセ
ス状態図である。
軸に主記憶装置の論理記憶番号（以下、LSと略
称する）をとつて、ベクトルユニツト（VU）か
らのアクセス（以下、VUアクセスという）と、
拡張記憶制御装置（EMU）からのアクセス（以
下、EMUアクセスという）の状況を示すアクセ
ス状態図である。
図において、LSアクセスされると縦方向に線
が伸びるのは、LSビジイ時間のためであつて、
その間このLSに対する他のアクセスが禁止され
る。
が伸びるのは、LSビジイ時間のためであつて、
その間このLSに対する他のアクセスが禁止され
る。
第４図は、VUアクセスとEMUアクセスとの
間で同一LSに対する競合がないので、VUのアク
セス・スループツトが低下していない場合を示
す。
間で同一LSに対する競合がないので、VUのアク
セス・スループツトが低下していない場合を示
す。
第５図では、EMUアクセスによるLSビジイ時
間のため、VUアクセスがLSビジイ「オフ」まで
待たされている。このため、VUのアクセス・ス
ループツトが低下し、EMUのスループツトと同
じになつてしまつている。
間のため、VUアクセスがLSビジイ「オフ」まで
待たされている。このため、VUのアクセス・ス
ループツトが低下し、EMUのスループツトと同
じになつてしまつている。
［発明が解決しようとする問題点］
上記に説明したように、従来方式によれば、ス
ループツトの大きい方の処理装置のスループツト
が低下して、スループツトの小さい方の処理装置
のスループツトと同じになつてしまうという問題
点があつた。
ループツトの大きい方の処理装置のスループツト
が低下して、スループツトの小さい方の処理装置
のスループツトと同じになつてしまうという問題
点があつた。
本発明は、このような問題点を解消した新規な
主記憶制御方式を提供しようとするものである。
主記憶制御方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明の主記憶制御方式の原理を示す
アクセス状態図である。
アクセス状態図である。
連続するアドレスのLSにアクセスするには、
若いアドレスの方から大きいアドレスの方へ順番
に、即ちアドレスの昇順にアクセスするのが通常
であるが、本発明では、スループツトが他よりも
小さい処理装置、またはスループツトが他よりも
大きい処理装置のいずれか一方のアクセス順序を
逆とし、即ち降順とするよう変換するものであ
る。
若いアドレスの方から大きいアドレスの方へ順番
に、即ちアドレスの昇順にアクセスするのが通常
であるが、本発明では、スループツトが他よりも
小さい処理装置、またはスループツトが他よりも
大きい処理装置のいずれか一方のアクセス順序を
逆とし、即ち降順とするよう変換するものであ
る。
第１図において、VUアクセスはアドレスの昇
順にアクセスするようになつているが、EMUア
クセスは逆にアドレスの降順にアクセスするよう
になつている。
順にアクセスするようになつているが、EMUア
クセスは逆にアドレスの降順にアクセスするよう
になつている。
これによつて、一時的にVUアクセスとEMU
アクセスがLSビジイ競合を起したとしても、そ
れはLSビジイ時間以内のものであり、スループ
ツトは保証される。
アクセスがLSビジイ競合を起したとしても、そ
れはLSビジイ時間以内のものであり、スループ
ツトは保証される。
［作用］
上記の構成をとることによつて、連続したアド
レスに対して複数台の処理装置が同時にアクセス
する場合において、スループツトの大きい方の処
理装置のスループツトが低下し、スループツトの
小さい方の処理装置のスループツトと同じくなつ
てしまうという不具合は解消される。
レスに対して複数台の処理装置が同時にアクセス
する場合において、スループツトの大きい方の処
理装置のスループツトが低下し、スループツトの
小さい方の処理装置のスループツトと同じくなつ
てしまうという不具合は解消される。
これによつて、システムの総合処理能力を向上
することができる。
することができる。
実施例
以下第２図に示す実施例により、本発明をさら
に具体的に説明する。
に具体的に説明する。
本発明を、スループツトの小さいEMUアクセ
スに対して適用しても、スループツトの大きい
VUアクセスに対して適用しても、効果は同じで
あるが、ここではEMUアクセスに適用した場合
について説明する。
スに対して適用しても、スループツトの大きい
VUアクセスに対して適用しても、効果は同じで
あるが、ここではEMUアクセスに適用した場合
について説明する。
第２図は、本発明の実施例におけるEMUのア
クセス要求アドレス発生回路であつて、EMUア
クセスのための降順アドレスを発生する回路であ
る。
クセス要求アドレス発生回路であつて、EMUア
クセスのための降順アドレスを発生する回路であ
る。
拡張記憶制御装置（EMU）が主記憶アクセス
を発信するときは、スカラユニツト（SU）から
ロード・ストアを示すオペレーシヨンコード
（OPC）、先頭アドレス（SA）、エレメント数
（EL）等が与えられる。
を発信するときは、スカラユニツト（SU）から
ロード・ストアを示すオペレーシヨンコード
（OPC）、先頭アドレス（SA）、エレメント数
（EL）等が与えられる。
これらは、EMU内部の制御信号によつて、
OPCレジスタ（OPC−RES）１、SAレジスタ
（SA−REG）２、ELレジスタ（EL−REG）３
にそれぞれセツトされる。
OPCレジスタ（OPC−RES）１、SAレジスタ
（SA−REG）２、ELレジスタ（EL−REG）３
にそれぞれセツトされる。
EMUの先頭アドレス（SA）を10000番地、エ
レメント数（EL）を256エレメント、オペレーシ
ヨンコード（OPC）を“STORE”としたときの
動作例は、次のとおりである。なお、本実施例で
は、アドレスはバイト単位に付与されており、１
エレメントは８バイト、１回のアクセスで４エレ
メント（即ち32バイト）ずつ読出し／書込みされ
る。
レメント数（EL）を256エレメント、オペレーシ
ヨンコード（OPC）を“STORE”としたときの
動作例は、次のとおりである。なお、本実施例で
は、アドレスはバイト単位に付与されており、１
エレメントは８バイト、１回のアクセスで４エレ
メント（即ち32バイト）ずつ読出し／書込みされ
る。
(1) OPCレジスタ（OPC−REG）１に
“STORE”コード、 SAレジスタ（SA−REG）２に“10000”
（16進）、 ELレジスタ（EL−REG）３に“100”（16
進）、 がセツトされる。
“STORE”コード、 SAレジスタ（SA−REG）２に“10000”
（16進）、 ELレジスタ（EL−REG）３に“100”（16
進）、 がセツトされる。
(2) SAレジスタ（SA−REG）２からの先頭ア
ドレス（SA）と、ELレジスタ（EL−REG）
３からのエレメント数（EL）とから、終了ア
ドレス計算回路４において、終了アドレス
“SA＋EL＊８”が算出され、これから減算器
６により“20”（16進）を引いた結果が、RA
レジスタ（RA−REG）７にセツトされる。
ドレス（SA）と、ELレジスタ（EL−REG）
３からのエレメント数（EL）とから、終了ア
ドレス計算回路４において、終了アドレス
“SA＋EL＊８”が算出され、これから減算器
６により“20”（16進）を引いた結果が、RA
レジスタ（RA−REG）７にセツトされる。
(3) EL減算レジスタ（EL−DEC−REG）９に
は、ELレジスタ（EL−REG）３からの“100”
（16進）がセツトされ、要求制御回路（REQ−
CTL）１１によつて、REQバリツドの信号が
送出され、要求アドレス・レジスタ（RA−
REG）７にセツトされた要求アドレスも送出
される。
は、ELレジスタ（EL−REG）３からの“100”
（16進）がセツトされ、要求制御回路（REQ−
CTL）１１によつて、REQバリツドの信号が
送出され、要求アドレス・レジスタ（RA−
REG）７にセツトされた要求アドレスも送出
される。
(4) REQバリツドの信号が出ると、セレクタ
（SEL）５が切り替わり、RA−REG７→SEL
５→減算器６の経路が選択され、“20”（16進）
ずつ減算される。
（SEL）５が切り替わり、RA−REG７→SEL
５→減算器６の経路が選択され、“20”（16進）
ずつ減算される。
(5) 同じく、セレクタ（SEL）８が切り替わり、
EL−DEC−REG９→（−４）レジスタ１０→
SEL８→EL−DEC−REG９の経路が選択さ
れ、４ずつ減算していく。
EL−DEC−REG９→（−４）レジスタ１０→
SEL８→EL−DEC−REG９の経路が選択さ
れ、４ずつ減算していく。
(6) この動作をEL−REG９が“０”となるまで
繰り返す。
繰り返す。
［発明の効果］
以上説明のように本発明によれば、アクセス・
スループツトの異なる複数の処理装置からの主記
憶の連続するアドレスに対する同時のアクセスに
おいても、スループツトの大きい処理装置のスル
ープツトの低下を避けることができ、データ処理
効率の向上に寄与する効果はきわめて大きい。
スループツトの異なる複数の処理装置からの主記
憶の連続するアドレスに対する同時のアクセスに
おいても、スループツトの大きい処理装置のスル
ープツトの低下を避けることができ、データ処理
効率の向上に寄与する効果はきわめて大きい。
第１図は本発明の原理を示すアクセス状態図、
第２図は本発明の実施例におけるアクセス要求ア
ドレス発生回路のブロツク図、第３図はシステム
構成図、第４図は従来例のアクセス状態図（その
１）、第５図は従来例のアクセス状態図（その２）
である。 図面において、１はOPコード・レジスタ
（OPC−REG）、２はスタートアドレス・レジス
タ（SA−REG）、３はエレメント数レジスタ
（EL−REG）、４は最終アドレス算出回路（SA＋
EL＊８）、５，８はセレクタ（SEL）、６は減算
器（−20（HEX））、７は要求アドレス・レジスタ
（RA−REG）、９はEL減算レジスタ（EL−DEC
−REG）、１０は−４レジスタ、１１は要求制御
回路（REQ−CTL）、MSUは主記憶装置、MCU
は主記憶制御装置、VUはベクトルユニツト、
SUはスカラユニツト、CHPはチヤネルプロセツ
サ、ESUは拡張記憶装置、EMUは拡張記憶制御
装置、をそれぞれ示す。
第２図は本発明の実施例におけるアクセス要求ア
ドレス発生回路のブロツク図、第３図はシステム
構成図、第４図は従来例のアクセス状態図（その
１）、第５図は従来例のアクセス状態図（その２）
である。 図面において、１はOPコード・レジスタ
（OPC−REG）、２はスタートアドレス・レジス
タ（SA−REG）、３はエレメント数レジスタ
（EL−REG）、４は最終アドレス算出回路（SA＋
EL＊８）、５，８はセレクタ（SEL）、６は減算
器（−20（HEX））、７は要求アドレス・レジスタ
（RA−REG）、９はEL減算レジスタ（EL−DEC
−REG）、１０は−４レジスタ、１１は要求制御
回路（REQ−CTL）、MSUは主記憶装置、MCU
は主記憶制御装置、VUはベクトルユニツト、
SUはスカラユニツト、CHPはチヤネルプロセツ
サ、ESUは拡張記憶装置、EMUは拡張記憶制御
装置、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数台の処理装置が主記憶装置の連続するア
ドレスにアクセスするデータ処理システムにおい
て、 アクセススループツトが他の処理装置より小さ
い前記処理装置、もしくはアクセススループツト
が他の処理装置より大きい前記処理装置の、いず
れか一方による連続するアドレスのアクセス順序
を、 アドレスの降順に行うよう構成したことを特徴
とする主記憶制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20753785A JPS6266367A (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御方式 |
| CA517377A CA1270338C (en) | 1985-09-11 | 1986-09-03 | DATA PROCESSING SYSTEM FOR PROCESSING UNITS WITH DIFFERENT RATES |
| DE8686306888T DE3682466D1 (de) | 1985-09-11 | 1986-09-05 | Datenverarbeitungssystem fuer verarbeitungseinheiten mit verschiedenen durchsaetzen. |
| AU62501/86A AU578168B2 (en) | 1985-09-11 | 1986-09-05 | Data processing system for processing units having different throughputs |
| EP86306888A EP0215621B1 (en) | 1985-09-11 | 1986-09-05 | Data processing system for processing units having different throughputs |
| ES8601753A ES2002300A6 (es) | 1985-09-11 | 1986-09-10 | Un sistema de tratamiento de datos, particularmente para ordenadores de escala ultra grande destinados a realizar calculos cientificos |
| US06/905,971 US4916609A (en) | 1985-09-11 | 1986-09-11 | Data processing system for processing units having different throughputs |
| AU21042/88A AU596541B2 (en) | 1985-09-11 | 1988-08-17 | Data processing system for processing units having different throughputs |
| US07/429,657 US5303389A (en) | 1985-09-11 | 1989-10-31 | Data processing system for processing units having different throughputs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20753785A JPS6266367A (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266367A JPS6266367A (ja) | 1987-03-25 |
| JPH0241778B2 true JPH0241778B2 (ja) | 1990-09-19 |
Family
ID=16541368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20753785A Granted JPS6266367A (ja) | 1985-09-11 | 1985-09-19 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266367A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2105769B1 (en) | 2007-04-13 | 2011-01-12 | Okamoto Glass Co., Ltd. | Glass polarizer and process for producing the same |
-
1985
- 1985-09-19 JP JP20753785A patent/JPS6266367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266367A (ja) | 1987-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |