JPS6135371A - Ｉｃ試験装置の判定結果制御回路 - Google Patents
Ｉｃ試験装置の判定結果制御回路Info
- Publication number
- JPS6135371A JPS6135371A JP15557784A JP15557784A JPS6135371A JP S6135371 A JPS6135371 A JP S6135371A JP 15557784 A JP15557784 A JP 15557784A JP 15557784 A JP15557784 A JP 15557784A JP S6135371 A JPS6135371 A JP S6135371A
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- JP
- Japan
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- cycle
- circuit
- odd
- test
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、試験速度向上のため、被測定ｒｃからの試験
出力を、奇数サイクル判定回路、偶数サイクル判定回路
で分業的に判定した結果を、テストパターンプログラム
の順序に従って１列に並べ変え、以後の回路を、従来の
如く２組用いずに、１組で済むようにしたＩＣ試験装置
の判定結果制御回路に関する。
出力を、奇数サイクル判定回路、偶数サイクル判定回路
で分業的に判定した結果を、テストパターンプログラム
の順序に従って１列に並べ変え、以後の回路を、従来の
如く２組用いずに、１組で済むようにしたＩＣ試験装置
の判定結果制御回路に関する。
従来のＩＣ試験装置では、試験装置の判定領域を２サイ
クルにまたがって可能とするために、奇数サイクル判定
回路と偶数サイクル判定回路の次段に、それぞれ奇数サ
イクル専用の処理回路群、偶数サイクル専用の処理回路
群を設けて、これら２組の処理回路群に前段での判定結
果を処理させていた。すなわち、ＩＣからの試験出力と
其の出力に対する期待値とを比較した結果である判定回
路出力は、奇数サイクル専用、偶数サイクル専用に分け
て２組ずつ設置された被測定ＩＣの状態検出回路（マツ
チ検出回路）や不良解析記憶回路（フェイルメモリ）等
に入力されるようになっておリ、試験装置の機能として
は問題がなくても、回路数が多くなり、価格が高くなっ
てしまうという問題が生じていた。しかも、超ＬＳＩ等
多ピンデバイス対応試験装置においては、ますます多く
の処理回路を必要とする情勢にある。
クルにまたがって可能とするために、奇数サイクル判定
回路と偶数サイクル判定回路の次段に、それぞれ奇数サ
イクル専用の処理回路群、偶数サイクル専用の処理回路
群を設けて、これら２組の処理回路群に前段での判定結
果を処理させていた。すなわち、ＩＣからの試験出力と
其の出力に対する期待値とを比較した結果である判定回
路出力は、奇数サイクル専用、偶数サイクル専用に分け
て２組ずつ設置された被測定ＩＣの状態検出回路（マツ
チ検出回路）や不良解析記憶回路（フェイルメモリ）等
に入力されるようになっておリ、試験装置の機能として
は問題がなくても、回路数が多くなり、価格が高くなっ
てしまうという問題が生じていた。しかも、超ＬＳＩ等
多ピンデバイス対応試験装置においては、ますます多く
の処理回路を必要とする情勢にある。
本発明は、奇数サイクル判定回路と偶数サイクル判定回
路の判定結果をまとめて、テストパターンプログラムの
順序にしたがって１列に並んだデータとして出力し、そ
れ以後の回路が１組で済むようにしたＩＣ試験装置の判
定結果制御回路を提供することを目的とする。
路の判定結果をまとめて、テストパターンプログラムの
順序にしたがって１列に並んだデータとして出力し、そ
れ以後の回路が１組で済むようにしたＩＣ試験装置の判
定結果制御回路を提供することを目的とする。
このＩＣ試験装置では、判定回路に入力される被測定ｒ
ｃからの試験出力や、それに対応して試験装置本体から
送られて来る期待値は、データとしてかなりの量のもの
になるが、判定回路の出力は、被測定ＩＣからの試験出
力が其の期待値に一致しているか一致していないかに整
理されてしまって２値に縮退し、データ量としても少な
くなることに着目し、「判定結果制御回路」を新設して
、奇数サイクル判定回路と偶数サイクル判定回路からの
判定結果を、テストパターンプログラムの。
ｃからの試験出力や、それに対応して試験装置本体から
送られて来る期待値は、データとしてかなりの量のもの
になるが、判定回路の出力は、被測定ＩＣからの試験出
力が其の期待値に一致しているか一致していないかに整
理されてしまって２値に縮退し、データ量としても少な
くなることに着目し、「判定結果制御回路」を新設して
、奇数サイクル判定回路と偶数サイクル判定回路からの
判定結果を、テストパターンプログラムの。
順序に従って１列に並んだビット列に並べ変え、爾後の
処理は１組の回路で行えるようにした。
処理は１組の回路で行えるようにした。
第１図は本発明一実施例および関連近傍回路を示すブロ
ック図である。図中、１は試験装置からの被測定ＩＣの
試験出力、２は奇数サイクル判定回路、３は偶数サイク
ル判定回路、４は判定回路における判定実施時期を知ら
せる判定ストローブ、５は試験装置でテストパターンプ
ログラムに従って発生された被測定ＩＣの試験出力と比
較されるべき期待値、６は試験サイクル信号、７は判定
ストローブを奇数サイクルストローブ４ａと偶数サイク
ルストローブ４ｂに判別して奇数サイクル、偶数サイク
ル判定回路へ分けて送るストローブ判別回路、８は試験
装置から送られて来た期待値５を、奇数サイクル期待値
５ａと偶数サイクル期□待値５ｂとに分離して、それぞ
れの判定回路に送る期待値判別回路、９は奇数サイクル
判定回路の判定出力、１０は偶数サイクル判定回路の判
定出力、１１は本発明に係る判定結果制御回路、１２は
セレクト回路、１３は試験サイクル信号６を奇数サイク
ル信号６ａと偶数サイクル信号６ｂに分離してセレクト
回路１２に送る試験サイクル判別回路、１４はレジスタ
、１５はテストパターンプログラムに従って１列に並べ
られた判定結果制御回路の出力、１６はマツチ検出回路
、１７はフェイルメモリ回路である。
ック図である。図中、１は試験装置からの被測定ＩＣの
試験出力、２は奇数サイクル判定回路、３は偶数サイク
ル判定回路、４は判定回路における判定実施時期を知ら
せる判定ストローブ、５は試験装置でテストパターンプ
ログラムに従って発生された被測定ＩＣの試験出力と比
較されるべき期待値、６は試験サイクル信号、７は判定
ストローブを奇数サイクルストローブ４ａと偶数サイク
ルストローブ４ｂに判別して奇数サイクル、偶数サイク
ル判定回路へ分けて送るストローブ判別回路、８は試験
装置から送られて来た期待値５を、奇数サイクル期待値
５ａと偶数サイクル期□待値５ｂとに分離して、それぞ
れの判定回路に送る期待値判別回路、９は奇数サイクル
判定回路の判定出力、１０は偶数サイクル判定回路の判
定出力、１１は本発明に係る判定結果制御回路、１２は
セレクト回路、１３は試験サイクル信号６を奇数サイク
ル信号６ａと偶数サイクル信号６ｂに分離してセレクト
回路１２に送る試験サイクル判別回路、１４はレジスタ
、１５はテストパターンプログラムに従って１列に並べ
られた判定結果制御回路の出力、１６はマツチ検出回路
、１７はフェイルメモリ回路である。
奇数サイクル判定回路２、偶数サイクル判定回路３は、
それぞれ交互に、試験装置からの被測定ｒｃの試験出力
と、奇数サイクル期待値５ ａ ％偶数サイクル期待値
５ｂとを、奇数サイクルストローブ４ａ、偶数サイクル
ストローブ４ｂに応じて比較し、奇数サイクル判定回路
判定出力９、偶数サイクル判定回路判定出力１０を判定
結果制御回路１１内のセレクト回路１２に送り込む。セ
レクト回路１２は、奇数サイクル信号６ ａ−、偶数サ
イクル信号６ｂにより判定出力９．１０を選別し、その
出力は、後段のレジスタ１４により、試験サイクル信号
６と同期をとって、テストパターンプログラムの順序に
並んだ１本の判定結果という形に変えられて、判定結果
制御回路の出力１５として、次段のマツチ検出回路１６
、フェイルメモリ回路１７へ送出される。
それぞれ交互に、試験装置からの被測定ｒｃの試験出力
と、奇数サイクル期待値５ ａ ％偶数サイクル期待値
５ｂとを、奇数サイクルストローブ４ａ、偶数サイクル
ストローブ４ｂに応じて比較し、奇数サイクル判定回路
判定出力９、偶数サイクル判定回路判定出力１０を判定
結果制御回路１１内のセレクト回路１２に送り込む。セ
レクト回路１２は、奇数サイクル信号６ ａ−、偶数サ
イクル信号６ｂにより判定出力９．１０を選別し、その
出力は、後段のレジスタ１４により、試験サイクル信号
６と同期をとって、テストパターンプログラムの順序に
並んだ１本の判定結果という形に変えられて、判定結果
制御回路の出力１５として、次段のマツチ検出回路１６
、フェイルメモリ回路１７へ送出される。
以上説明したように本発明によれば、此の回路以後に接
続される回路が１組で済み、制御も簡単になり、価格も
安くなる。
続される回路が１組で済み、制御も簡単になり、価格も
安くなる。
第１図は本発明一実施例および関連近傍回路を示すブロ
ック図である。 １−被測定ＩＣの試験出力、２−奇数サイクル判定回路
、３−偶数サイクル判定回路、４・−判定ストローブ、
５−テストパターンプログラムに従って発生された被測
定ＩＣの出力と比較されるべき期待値、６−試験サイク
ル信号、７・−判定ストローブを奇数サイクルストロー
ブ４ａと偶数サイクルストローブ４ｂに判別するストロ
ーブ判別回路、８−・・試験装置から送られて来た期待
値５を奇数サイクル期待値５ａと偶数サイクル期待値５
ｂに分ける期待値判別回路、９・−奇数サイクル判定回
路の判定出力、１０・−偶数サイクル判定回路の判定出
力、１１−・本発明に係る判定結果制御回路、１２・・
・−セレクト回路、１３−試験サイクル信号６を奇数サ
イクル信号６ａと偶数サイクル信号６ｂに分離する試験
サイクル判別回路、１４−レジスタ、１５・−テストパ
ターンプログラムに従って１列に並べられた判定結果制
御回路出力、１６−マツチ検出回路、１７・−フェイル
メモリ回路。
ック図である。 １−被測定ＩＣの試験出力、２−奇数サイクル判定回路
、３−偶数サイクル判定回路、４・−判定ストローブ、
５−テストパターンプログラムに従って発生された被測
定ＩＣの出力と比較されるべき期待値、６−試験サイク
ル信号、７・−判定ストローブを奇数サイクルストロー
ブ４ａと偶数サイクルストローブ４ｂに判別するストロ
ーブ判別回路、８−・・試験装置から送られて来た期待
値５を奇数サイクル期待値５ａと偶数サイクル期待値５
ｂに分ける期待値判別回路、９・−奇数サイクル判定回
路の判定出力、１０・−偶数サイクル判定回路の判定出
力、１１−・本発明に係る判定結果制御回路、１２・・
・−セレクト回路、１３−試験サイクル信号６を奇数サ
イクル信号６ａと偶数サイクル信号６ｂに分離する試験
サイクル判別回路、１４−レジスタ、１５・−テストパ
ターンプログラムに従って１列に並べられた判定結果制
御回路出力、１６−マツチ検出回路、１７・−フェイル
メモリ回路。
Claims (1)
- 奇数サイクル判定回路、偶数サイクル判定回路で、交
互に、試験装置で得られた被測定ＩＣの試験出力を、試
験装置のテストパターンプログラムにより奇数、偶数サ
イクルに対応して発生された夫々の期待値と比較判定し
た結果を入力し、この奇数、偶数サイクル判定回路から
の入力判定結果を、試験装置から送られて来た試験サイ
クル信号により作られる奇数、偶数サイクル信号により
選別し、更に、テストパターンプログラムの順序に並ん
だ１列の判定結果に並べ変えて出力することにより、以
後の処理に、奇数、偶数サイクル用の独立した２組の回
路を使用することなく、１組の回路で処理出来るように
したことを特徴とするＩＣ試験装置の判定結果制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557784A JPS6135371A (ja) | 1984-07-27 | 1984-07-27 | Ｉｃ試験装置の判定結果制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557784A JPS6135371A (ja) | 1984-07-27 | 1984-07-27 | Ｉｃ試験装置の判定結果制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135371A true JPS6135371A (ja) | 1986-02-19 |
Family
ID=15609088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15557784A Pending JPS6135371A (ja) | 1984-07-27 | 1984-07-27 | Ｉｃ試験装置の判定結果制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1091046C (zh) * | 1997-09-13 | 2002-09-18 | 本田技研工业株式会社 | 机动两轮车的电池收容构造 |
-
1984
- 1984-07-27 JP JP15557784A patent/JPS6135371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1091046C (zh) * | 1997-09-13 | 2002-09-18 | 本田技研工业株式会社 | 机动两轮车的电池收容构造 |
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