JPH03201616A - 間引きディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は間引きディジタルフィルタに関する。

〔従来の技術〕

ディジタル化されたアナログ信号（ビデオ信号等）をそ
のサンプル周期ごとに複数回遅延して複数個の遅延信号
を作り、これらの遅延信号の夫々に係数を掛けてから加
算して、帯域分離、帯域制限等の処理を施したディジタ
ル信号を得るようにしたディジタルフィルタが知られて
いる。このようなディジタルフィルタに、原アナログ信
号のサンプル周１υＩ（標本化周期）をＡｓ　Ｖ４’−
・−・・・・・にした情報と同等なディジクル化信号を
得る機能を付加し、間引きフィルタを構成することがあ
る。

〔発明が解決しようとする課題〕

一ヒ述のような間引きディジタルフィルタは、各間引き
率に対応した積和演算回路を設ける必要があり、構成が
著しく複雑であった。

本発明は、間引きフィルタを構成したときに、その積和
演算回路を極力簡素化することを目的とするものである
。

〔課題を解決するための手段〕

本発明の間引きディジタルフィルタは、標本化された情
報時系列を標本周期ごとに遅延して遅延情報を形成する
２Ｎ＋１　（Ｎは自然数）個の遅延素子（１−１）　〜
（１−１５）と、ｍ個の遅延素子ごとに１つに間引かれ
た遅延素子出力群に所定の係数を係数対称に掛けて加え
合わせる積和演算器（掛算器（２−１）、（２−２）、
加算器３．４、レジスタ６）とを備える。

上記２Ｎ＋１個の遅延素子をＮ＋１個の第１の素子群と
Ｎ個の第２の素子群とで構成しである。

またセレクタ１０−１〜ｌＯ〜３を設け、ｍ標本周期ご
とにｍ−１回、上記第１素子群の最終（Ｎ＋１番目）の
遅延素子の出力を上記第２素子群の最初（１番目）の遅
延素子の入力に接続して２Ｎ＋１個の直列遅延素子列を
構成する接続と、上記ｍ標本周期ごとに１回、上記第１
素子群のＮ　−１番目の遅延素子及びそれに続く前段の
ｒｎ　−２個の遅延素子のそれぞれの出力を、上記第２
の素子群の最初の素子及びそれに続くｍ−２個の素子の
それぞれの人力に接続する接続とを切換えている。

積和演算器では、 Ｙｋ＝ΣａｊＸｋ−ｊ （ｋ＝０、ｍ、　　２ｍ−＝−−−−−−）の演算を行
わせ、ｍ標本周期ごとに間引きフィルタ出力ｙｋを得て
いる。

〔実施例］ 以下、従来技術を参照しながら本発明の実施例について
説明する。

第１図は従来から周知の４タツプ形デイジタルフイルタ
の回路図である。第１図で、入力ディジタル信号ｘｉは
シフトレジスタ等の遅延素子（１−１）〜（１−３）に
よって順次遅延される。遅延時間ＺＴは１標本化周期で
ある。各遅延素子（ｌ−１）〜（１−３）の出力は掛算
器（２−１）〜（２−４）に与えられ、係数ａ０〜ａ、
が掛けられてから樹形の加算器（３−１）（３−２）、
４でもって一つに加え合わされる。加算出力は原アナロ
グ信号の周波数軸に対して所定の処理を施したディジタ
ル信号ｙｉである。ｙ、は次式〇ように表わされる。

上式でｊは遅延量を示し、例えばｊ＝１の場合ｌ標本化
周期の遅延で、Ｘｌ−ｉはＸ、よりｌ標本化周期前の情
報を表している。

帯域を０．２５　（正規化周波数）に制限する第１図の
ディジタルフィルタと同一のフィルタ特性を有する３間
引きフィルタを構成するには、出力を２クロツクに１回
出せばよい。または第２図のように掛算器（２−１）（
２−２）及び（２−３）（２−４）の出力側に切換スイ
ッチ（５−１）（５−２）を設け、シフトクロックが２
個与えられる度に１回スイッチ（５−１）（５−２）を
切換えて積和計算を行い、２クロツクに１回出力しても
よい。この場合、係数ａＯ１ａ２の掛算と係数ａ１、ａ
３の掛算とが時間的に交互に行われるから、前者の演算
結果をレジスタ（６−１）（６−２）の夫々に蓄えて後
者の演算結果が得られたときに加え合わされるようにし
ている。レジスタ（６−１）（６−２）は２クロツクに
１回クリアされる。

第３図は第２図の区間引きフィルタを改良したもので、
掛算器（２−１）（２−３）の掛算係数が、切換スイッ
チ（５−１）（５−２）の切換動作と同期して、夫々ａ
０とａｌ及びａ２とａ、に切換えられるようにしたもの
である。この場合、掛算回路が簡略化される。フィルタ
機能は第２図と同一である。なおレジスタ６はクリアさ
れた後、係数ａｏ、ａｌの積和結果を保持し、この保持
情報は次の係数ａｎ、ａ＝の積和結果と加えられる。

第４図は第３図の切換スイッチ（５−１）（５２）を無
くし、遅延素子（１−１）及び（１−３）の出力に２い
て掛算器（２−１）（２−３）でもって係数ａ１とａ、
及びａ、とａｌの掛算が夫々ｌクロックごとに切換えて
行われるようにしたものである。第４図の場合には、（
ａ４Ｘ、＋ａ　ｚ　Ｘ　２　＋　ａ　Ｉ　Ｘ　２　＋　
ａ　ａ　Ｘ　ａ　）、（ａ、ｘ、＋ａ３Ｘ　４　＋　ａ
　６　Ｘ　５　＋　ａ　ｒ　Ｘ　＆　）・−・・・・・
・・・・のように連続した４つのデータ（Ｘ＋　、Ｘｔ
、Ｘ３、Ｘａ　）、（Ｘ３　、Ｘ４　、ｘｓ　、Ｘｂ　
）”−−−−−−−−−−に対して積和計算が行われる
。従って、第４図の回路も、２クロック置きに処理信号
が得られる３間引きフィルタとして動作する。

次に第５図は区間引きフィルタの従来技術を示す回路で
、切換スイッチ５でもって４クロツクごとに人力Ｘ、及
び遅延素子（１−１）〜（１−３）の出力を順次選択し
、この選択に同期して掛算器２でもって順次係数ａ、〜
ａ、を掛けるようにしたものである。レジスタ６は３回
前までの掛算結果を累積加算するためのものである。

第６図は第５図の２間引きフィルタの切り換えスイッチ
５を無くしたもので、積和計算結果は（ａ　ｓ　Ｘ　１
＋　ａ　ｚ　Ｘ　ｚ　＋　ａ　Ｉ　Ｘ　ｘ　＋　ａ　ｏ
　Ｘ　ａ　）、（ａ３Ｘ　ｓ　＋　ａ　ｚ　Ｘ　６　＋
　ａ　＋　Ｘ　ｑ　＋ａ　ｏ　Ｘ　ｓ　）　−一−−−
−’−−−−−”−’のように４クロツクごとに得られ
る。

一般に、通常のｎタップ（ｎ回遅延）のディジタルフィ
ルタでは、 ｉ＝１、２・−・−・−・ の積和演算が行われ、この積和演算は１クロツク（１サ
ンプリング区間）でｎ回（時間的に並列に）行われる。

ｌ／ｍ間引きフィルタでは、出力をｙｋとすると、 ｋ　＝　Ｏ、ｍ　、　２　ｍ−−−−−−−−−−（ｋ
はｉの１／＋ｍの周３ＩＩＩ）の演算が行われる。この
積和演算は、ｍクロックにｎ回、即ち、ｌクロックでｎ
　／　ｍ回必要である。

例えば４次（４タツプ）′Ａ間引きフィルタでは１クロ
ツクに２回、４次２間引きフィルタでは１クロツクに１
回の演算でよい。従って、１つの掛算器で１クロツクに
１回の掛算が行われるならば、２間引きフィルタ及び区
間引きフィルタは夫々第４図及び第６図に示す回路で構
威し得ることになる。

次に第７図は一般の従来から周知の係数対称形の７次デ
ィジタルフィルタの回路図である。この回路では、人力
信号ｘｉ及び遅延素子（，１−１）〜（１−６）の出力
のうち同一係数を掛けるペアを加算器（７−１）〜（７
−３）で加え合わせてから、掛算器（２−１）〜（２−
３）でもって係数ａ０〜ａ２の掛算を行い、これらの掛
算器の出力と、中央タップ用の掛算器（２−４）（係数
ａ。

）の出力とを樹形に結合された加算器（３−１）（３−
２）、４でもって加え合わせて出力ｙｉを得ている。こ
の種の係数対称形ディジタルフィルタは位相直線特性を
示す。

第７図のフィルタを３間引きフィルタにする場合、第４
図と同様な構成で第８図の回路が考えられる。この区間
引きフィルタでは、掛算器（２−１）（２−２）の係数
が夫々ｌクロックごとにａｌとａｏ及びａ３／２とａ２
に切換えられ、また前回の演算結果は、レジスタ６に蓄
えられる。また制御信号Ｃは、クロックごとにセレクタ
１０を切換えて遅延素子（１−１）〜（１−６）の出力
についての柱路と復路の演算順序を揃え、セレクタ１０
のＡ入力を選んだ時にはレジスタ６をクリアする。

第９図のフィルタ周波数特性線図のＵは、第８図の区間
引きフィルタをビデオ信号中のカラー成分に対する標本
化周波数変換に用いた場合の特性の−例を示している。

この場合に必要な遮断周波数は０．２５　（正規化周波
数）である。一方、〃間引きフィルタでカラー成分の標
本化周波数変換を行う場合、必要なフィルタ特性は曲線
Ｖのようになり、遮断周波数は０．１２５　　（正規化
周波数）である。

従って２間引きフィルタの過渡特性の方が急峻であり、
当然より高次のものが必要となる。

そこで１５タツプの２間引きフィルタを考えると、第８
図と同様な構成で、第１０図の回路が構成できる。この
フィルタでは、遅延素子（１−■）〜（１〜１５）の４
タツプごとの出力の同一係数を掛けるべきものを加算器
（７−１）（７−２）で加えてから、掛算器（２−１）
（２−２）で掛算処理を行っている。各掛算器（２−１
）（２−２）の係数は夫々１クロツクごとにａ３、ａｌ
、ａｌ、ａ（＋及びａ？／２、ａｈｓａｓ、ａａと切換
えられる。制御信号ｅは４クロツクに１回セレクタ（１
０−１）〜（１０−３）の六入力を選び、このときにレ
ジスタ６をクリアする。

第１０Ａ図〜第１０Ｅ図は第１０図の間引きディジタル
フィルタの動作を説明するためのタイムチャートである
。第１０Ａ図は往路の遅延素子（１−１）〜（１−７）
、（１−１４）に人力データ列ｘ１〜Ｘ、が入った状態
を示し、最新入力ｘ８が遅延素子（１−１）に入力され
るときに、上述のように、第１０図においてセレクタ（
ｉｏ−ｔ）〜（１０−３）の六入力が選択されると、復
路の遅延素子（１−１５）、（１−８）、（ｌ−９）に
データＸ２〜ｘ４が入る。

次の３サイクルでは、第１０Ｂ図〜第１０Ｄ図のように
、セレクタ（１０−１）　〜（１０−３）のＢ入力が選
択されて、遅延素子（１−１４）と（１−１５）、（１
−１５）と（１−８）、（ｌ−８）と（１−９）の夫々
の出力と入力とが結合され、この状態でクロックごとに
直列シフトが行われる。更に次のサイクルでは、第１０
Ａ図と同様にセレクタ（１０−１）　〜（１０−３）（
７）Ａ入力が選択され、第１０Ｅ図のようなデータ列が
往路及び復路の遅延素子（１−１）〜（１−１５）に入
る。以後これを繰り返す。

第１０Ｅ図の状態から順に続く４サイクルを考えると、
加算器（７−１）では、 ｘａ＋Ｘｔｚ Ｘ２＋Ｘ１４ Ｘ２＋Ｘ１４ Ｘ、＋Ｘ、。

の順に加算が行われ、また加算器（７−２）では、Ｘ１
１＋Ｘ＊ Ｘ、　十Ｘ、。

Ｘ６＋Ｘ、。

Ｘｓ十Ｘｔ＋ の順に加算が行われる。これらの加算はデータＸＩを中
心にした対称なサンプルの組合せ結合であって、第１０
図の掛算器（２−１）、（２−２）において、係数ａ３
、ａｌ　、ａｌ　、ａｏ及びａ。

／２、ａｈ　％　ａｓ　、ａｌを順次これらの加算出力
に掛けて加算器３で加えることにより、同じ係数になる
データどうしを組合せた係数対称の積和演算が行われる
ことになる。

なおデータＸ、については、第１０Ｅ図に示すように加
算器（？−２）の出力が２ｘｓとなるので、係数を予め
ａ、／２としている。

掛算器（２−１）、＜２−２）の４サイクルの出力は、 ａｘ　　（Ｘ４　＋ｘ＋ｚ） ａｔ　（χ３　＋　ｘ　＋ｉ） ａｌ　　（Ｘ２　＋Ｘ＋ｓ＞ ａｏ　　（ｘ＋　＋　Ｘｌ６） ａ？／２ｘａ ａｈ　　（Ｘｙ　＋ｘｅ　） ａｓ　　ＣＮ６　＋ｘ＋ｏ） ａｍ　　（ＸＢ　＋Ｘ＋＋） であり、係数ａ、〜ａ０及びａ、／２〜ａ４は、例えば
シフトレジスタ、ＲＯＭ、ＲＡＭ等に格納されていて、
１クロツクごとのシフト又はアドレス増加により、順次
掛算器（２−１）、（２−２）に供給される。各係数は
４クロツクサイクルで循環する。

第１Ｄ図の加算器４とレジスタ６は、累積器（アキュム
レータ）を構成し、第３式の総和を得ている。第１Ｏ図
Ｅの状態、即ちセレクタ（１０−１）〜（１０−３）の
Ａ入力を選択したときにレジスタ６はクリアされる。レ
ジスタ６は次の４サイクル間の累積を行った後、次の累
積のために再びクリアされる。

上述のセレクタ（１０−１）〜（１０−３）及びレジス
タ６の選択及びクリアの制御は、制御信号ｅによりクロ
ック同期で制御される。

次に本発明の別の実施例では、間引きフィルタを構成す
る場合、出力データを間引くだけでなく、第８図及び第
１０図の如く演算も間引いて行うことができたことに着
目して、標本化周波数が４（比率）のデータに対して所
定の周波数軸の処理を行い且つ標本化周波数を２（比率
）に変更する３間引きディジタルフィルタと、標本化周
波数を１（比率）に変更する区間引きディジタルフィル
タとの夫々に共用できるフィルタ回路を構成している。

第１１図はこのような本発明の実施例を示すディジタル
フィルタの回路図である。第１１図では、第１０図と同
じく、１５個の縦列接続された遅延素子（１−１）〜（
１−１５）を備えている。これらの遅延素子（１−１）
〜（１−１５）の４タツプごとの出力がセレクタ（８−
１）〜（８−４）の夫々のＡ人力に引き出される。区間
引きフィルタとして使用するときには、各セレクタは制
御信号ｄによってＡ入力側に接続される。この結果、第
１０図と同じ１５タツプの区間引きフィルタが構成され
る。なおセレクタ（８−１）（８−４）の出力以降の回
路素子（７−１）（７−２）、（２−１）（２−２）、
３．４．６は第１０図と同一で同じように動作する。

２間引きフィルタとして使用する場合、第１１図の７個
の遅延素子（１−６）〜（１−１１）が第８図の遅延素
子（１−１）〜（１−６）に相当し、これらの遅延素子
列の２タツプごとの出力がセレクタ（８−１）〜（８−
４）の夫々のＢ入力に引き出される。そして制御信号ｄ
によって各セレクタがＢ入力側に接続されると、第８図
と同じ７タツプの３間引きフィルタが構成される。

区間引きフィルタとして動作するときには、出力側のレ
ジスタ６は制御信号ｅに応じて３クロツク前までの積和
演算結果を保持し、４クロツクごとにクリアされる。ま
た区間引きフィルタとして動作するときには、レジスタ
６は前回の積和演算結果を蓄え、２クロツクごとにクリ
アされる。また区間引きフィルタのとき、掛算器（２−
１）（２−２）は、ｌクロックごとに夫々ａ１とａ（１
及びａ、／２とａ！とに切換えられ、区間引きフィルタ
のときには、掛算器（２−１）（２−２）の夫々はクロ
ックごとにａ％、ａｔｓａＩｓａＯ及びａ７／２、ａ％
　、ａ％　、ａ４　と切換えられる。

演算処理された出力信号ｙムはセレクタ９のＡ入力を通
って導出される。このセレクタ９は、標本化周波数４（
比率）の変更を要しないときにＢ入力側に切換えられ、
遅延素子（１−８）の出力がイコライジングディレー出
力として外部に導出される。

なお第１１図の例では制御信号ｄ、ｅは、区間引きフィ
ルタと２間引きフィルタとを切換える例えば１ビツト（
“ｌ”／“′Ｏ”）の信号でよい。

この制御信号によって、例えば積和演算器では３間引き
フィルタ及び２間引きフィルタに対応した掛算係数が選
択され、また累積器では例えば２回の累算ごとに１回ク
リアするか、４回の累算ごとに１回クリアするかが設定
される。掛算係数及び累積数の設定は、情報時系列に対
する演算の順序及び累積器のクリアタイ果ングを夫々決
定するために、標本周期に対応したクロックに同期して
行われる。掛算器に与える複数種の掛算係数の保持は、
メモリを用いて行われる。メモリはレジスタ、ＲＡＭ又
はＲＯＭであり、標本周期のクロックごとにシフ］・又
はアドレスの更新が行われる。

なお上述の実施例において、入力信号Ｘ、及び出力信号
ｙｉは夫々例えば並列８ビツトのディジタル信号であっ
て各遅延素子（１−１）〜（１−１５）、セレクタ（８
−１）〜（８−４）、９、加算器（７−１）（７−２）
、３．４及びレジスタ６は、夫々並列ディジタル信号を
扱い得るものである。

本発明の間引きディジタルフィルタは、標本化された情
報時系列を標本周期ごとに遅延して遅延情報を形成する
２Ｎ＋１　（Ｎは自然数〉個の遅延素子（１−１）　〜
（１−１５）と、ｍ個の遅延素子ごとに１つに間引かれ
た遅延素子出力群に所定の係数を係数対称に掛けて加え
合わせる積和演算器（掛算器（２−１）、（２−２）　
、加算器３．４、レジスタ６）とを備える。

上記２Ｎ＋１個の遅延素子をＮ＋１個の第１の素子群と
Ｎ個の第２の素子群とで構威しである。

またセレクタ１０−１〜１０〜３を設け、ｍ標本周期ご
とにｍ−１回、上記第１素子群の最終（Ｎ＋１番＋１　
）の遅延素子の出力を上記第２素子群の最初（１番目）
の遅延素子の入力に接続して２Ｎ＋１個の直列遅延素子
列を構成する接続と、上記ｍ標本周期ごとに１回、上記
第１素子群のＮ１番目の遅延素子及びそれに続く前段の
ｍ−２個の遅延素子のそれぞれの出力を、上記第２の素
子群の最初の素子及びそれに続くｍ−２個の素子のそれ
ぞれの人力に接続する接続とを切換えている。

積和演算器では、 （ｋ＝０、ｍ、　　２ｍ−・−−−−−）の演算を行わ
せ、ｍ標本周期ごとに間引きフィルタ出力　ソｋを得て
いる。

〔発明の効果〕

本発明は上述のように、セレクタ（１０−１〜１Ｏ−３
）の切換えにより、係数対称掛算の同一係数になるデー
タどうしが組合わされて演算器に導出され得るようにデ
ータ配列を変更している。

従って本発明によれば、ディジタルフィルタの演算器の
構成を変更することなく、間引きディジタルフィルタを
簡易に構成することができる。

【図面の簡単な説明】

第１図〜第７図は従来のディジタルフィルタの回路図、
第８図〜第１１図は本発明の実施例を示し、第、８図は
第７図のディジタルフィルタを２間引きフィルタにした
例を示す回路図、第９図は第８図及び第１０図の回路の
フィルタ特性を示すグラフ、第１０図は２間引きフィル
タの例、第１０Ａ図〜第１０Ｅ図は第１０図の間引きフ
ィルタの動作を示すデータフロー図、第１１図は間引き
割合を１：ｚ：′／４に切換えて得るようにした例をそ
れぞれ示す。 なお図面に用いた符号において、 （１−１）　（１−１５）・−一一一一一遅延素子（２
−１）　（２−２）　　−−−−−・掛算器３．４−−
−−−−−−−−−−−−−−−一加算器６　　−−−
−−−−−−・・−−−一一−レジスタ（７４）　（７
−２）　　−−−−・加算器（１０−１）〜（１０−３
１−セレクタである。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 標本化された情報時系列ｘ＿ｉを標本周期ごとに遅延し
   て遅延情報を形成する２Ｎ＋１（Ｎは自然数）個の遅延
   素子と、ｍ個の遅延素子ごとに１つに間引かれた遅延素
   子出力群に所定の係数ａ＿ｊ（ｊ＝０〜２Ｎ）を係数対
   称に掛けて加え合わせる積和演算器とを備えた間引きデ
   ィジタルフィルタにおいて、 上記２Ｎ＋１個の遅延素子をＮ＋１個の第１の素子群と
   Ｎ個の第２の素子群とで構成するとともに、 ｍ標本周期ごとにｍ−１回、上記第１素子群の最終（Ｎ
   ＋１番目）の遅延素子の出力を上記第２素子群の最初（
   １番目）の遅延素子の入力に接続して２Ｎ＋１個の直列
   遅延素子列を構成する第１の接続と、 上記ｍ標本周期ごとに１回、上記第１素子群のＮ−１番
   目の遅延素子及びそれに続く前段のｍ−２個の遅延素子
   のそれぞれの出力を、上記第２の素子群の最初の素子及
   びそれに続くｍ−２個の素子のそれぞれの入力に接続す
   る第２の接続とを切換えるセレクタ（１０−１〜１０−
   ３）を設け、上記積和演算器でもって、 ▲数式、化学式、表等があります▼ （ｋ＝０、ｍ、２ｍ…………） の演算出力ｙ＿ｋをｍ標本周期ごとに得るようにした１
   ／ｍ間引きディジタルフィルタ。