JPH0740656B2 - 無限長インパルス応答フイルタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、無限長のインパルス応答、（以下、IIRと
略称する）フィルタに関する。

〔従来の技術と問題点〕

当業者には周知の如く、IIRフィルタはディジタルフィ
ルタの一種であり、時間的に間隔Ｔだけ隔置された一連
のディジタルワードから成る（例えばアナログ信号のサ
ンプル値から成ってもよい）入力信号の濾波を行うのに
使用できる。フィルタはＴに等しい複数の各期間（クロ
ック周期）の間働いて入力信号の相対的に遅延したワー
ドの組を処理して濾波され、出力信号のワードを発生す
る。IIRフィルタは巡回型である点でその他の各種のデ
ィジタルフィルタと区別される。すなわち、各出力ワー
ド（またはサンプル）は過去すなわち前に発生されたワ
ード又はワード群並びに現在及び過去の入力ワードの関
数である。従って、IIRフィルタは少くとも１ワードを
他の信号と加算する加算手段に帰還する帰還ループを有
する。帰還ループでは帰還されたワードは重み係数を乗
算される。乗算動作は時間を要する。そこ連続した加算
動作を行う。フィルタが動作中ならば、加算及び乗算に
要する全時間はＴを越えてはならない。すなわちデータ
レート（ワードまたはサンプル周波数）fsが非常に高す
ぎてＴ（＝1/fs）が上述の乗算及び加算の全時間より大
きい入力信号をフィルタは処理できない。これは最も速
く（且つ最も高価な）乗算器及び加算手段が十分に速く
ない場合でも高速の入力信号を処理することを意図した
フィルタの設計者にとって厳しい制約を課することにな
る。

従って、この発明の目的は改善されたIIRフィルタを提
供するにある。

この発明の他の目的はその速度が余り早すぎて従来のII
Rフィルタでは処理出来ない入力信号を処理することが
できるIIRフィルタを提供するにある。

この発明の更に他の目的は従来のフィルタでは入力信号
の速度すなわちデータレートが所定値に制限されていた
けれども、所定値よりかなり大きな値の速度すなわちデ
ータレートを有する入力信号を処理できる乗算器及び加
算手段を用いたIIRフィルタを提供するにある。

またこの発明の他の目的は高速入力信号を処理できしか
も比較的低速（従って比較的廉価）な部品を使用できる
IIRフィルタを提供するにある。

〔問題点を解決するための手段及び作用〕

この発明は時間的にＴだけ離れた一連のディジタルワー
ドから成る入力信号を濾波するIIRフィルタを提供す
る。このフィルタはｐ・Ｔ（但しｐは２の倍数である整
数）に等しい複数の各期間の間夫々動作し、入力信号の
隣接ワードの各組（各組は相互に１ワードだけオフセッ
トされている）を処理してｐ・Ｔに等しい各期間の間ｐ
個の出力ワードを発生するｐ（例えば２）個のIIRフィ
ルタ部を有する。またフィルタはｐ・Ｔに等しい各期間
中に発生されたｐ個の出力ワードをマルチプレクスして
時間的に間隔Ｔだけ離れた一連の出力ワードから成る濾
波出力信号を形成するマルチプレクスを有する。ｐ個の
処理ユニットがｐ・Ｔに等しい期間中にｐ個の出力ワー
ドを発生するように働く、すなわち各処理ユニットがｐ
で分割された入力信号のデータレートに等しいデータレ
ートで動作できることによって、各出力ワードを形成す
るのに利用できる時間は、ｐに等しい関数だけ（上述し
た従来のフィルタに比較して）増大する。従って、同じ
動作速度の処理回転（乗算器及び加算器）を使用すれ
ば、このIIRフィルタの最大動作速度は上述した従来の
タイプのIIRフィルタに対してｐの関数だけ増大する。

この発明の上述した目的、その他の目的、特徴及び利点
は以下に添付図面を参照して詳述する実施例の説明から
明らかになろう。

〔実施例〕

ディジタルフィルタの設計は当業者には周知の如く（エ
ア・アール・ラビナ（L.R.Rabiner）及びビー・ゴール
ド（B.GOLD）著、1975年プレンチス−ホール（Prentice
−Hall）社発行、“ディジタル信号処理の理論と応用”
を参照）、１極（１次）IIRフィルタのＺ伝達特性Ｈ
（ｚ）（これから周波数応答を導出できる）は次式によ
って表わすことができる。

ただし、 Ｘ（ｚ）＝ディジタル入力シーケンスすなわち信号ｘ
（ｎ）のｚ変換、 Ｙ（ｚ）＝入力シーケンスすなわち信号ｘ（ｎ）に応答
してフィルタにより発生された濾波出力シーケンスすな
わち信号のｚ変数、 ｚ＝ｅ^ｊωＴ，すなわちcos（ωＴ）＋jsin（ωＴ）に
等しい複素指数（但し、ωは入力シーケンスすなわち信
号ｘ（ｎ）に等価なサンプルされたシヌソイド（サンプ
ル間隔Ｔ）の角周波数）、 a₀,a₁,a₁＝定数（フィルタで行われる乗算動作の重み係
数）、及び Z^-1＝１サンプリング間隔Ｔの遅延に対応した遅延演算
子（その間隔は入力信号を作るディジタルワードの時間
間隔に等しい。） 当業者には周知の如く、１次IIRフィルタにより行われ
る動作は、次の１次差分方程式（これは伝達特性を描
く）により表わすことができる。

ｙ（ｎ）＝a₀x（ｎ）＋a₁x（ｎ−１） −b₁y（ｎ−１）……（２） 式（１）及び（２）は第４図に示すような構成によりハ
ードウエアで実現できる。第４図において、そのｚ変換
がＸ（ｚ）である入力信号ｘ（ｎ）は入力端子（10）に
供給される。入力信号は間隔Ｔを有する一連のディジタ
ルワード（例えば、８ビットワードであるが、必ずしも
これに限らない）である。各ワードは周波数fs（＝1/
T）でサンプルされているアナログ信号のディジタル化
されたサンプル値であってもよい。各ワードのビットは
並列に到来するものと考えることができる。また各ワー
ドは第４図の回路間で並列に伝送されるので、第４図
（及びその他の図）において種々のラインは適当なビッ
ト容量を有するバスすなわちハイウエイであることがわ
かる。

入力信号は乗算器（12）へ供給され、ここで各連続する
ワードに重み係数a₀が乗算される。また入力信号はZ^-1
遅延要素（14）に供給され、ここでＴに等しい遅延すな
わち１ワードまたはサンプル周期の遅延を受ける。遅延
要素（14）はワード当りのビットの数に等しい多数のラ
ッチで構成してよく、各ラッチはクロックパルス発生回
路（図示せず）から周波数fs（1/T）でクロックするす
なわち同期信号を供給され、クロックパルス発生回路は
また第４図のその他の回路にも接続され、その動作を円
滑化されるべくそれ等の動作を同期化している。（当業
者には周知の如く、第４図の回路は更に複数のラッチ
（図示せず）を有してもよく、各ラッチはクロック信号
を供給されて適切な動作を達成する。簡単化のため、こ
れ等のラッチは第４図から削減している。

遅延要素（14）より発生された出力信号は乗算器（16）
に供給され、ここでその各連続するワードに重み係数a₁
が乗算される。

夫々重み係数a₀及びa₁を乗算された入力信号の一対の隣
接ワード（すなわち現在のワード及び前のワード）に対
応する乗算器（12）及び（16）からの各出力信号は、各
クロック周期の間、加算器または加算手段（18）の各入
力側に供給される。適当に共通接続された複数の個々の
加算ユニットで構成される加算器（18）は出力信号すな
わちシーケンスｙ（ｎ）を発生し、そのｚ変換は出力端
子（20）でＹ（ｚ）である。

上述の如く、IIRフィルタは、各出力ワード（またはサ
ンプル）が過去すなわち前に発生されたワードまたはワ
ート群並びに現在及び過去の入力ワードまたはサンプル
の関数である点で巡回型である。このために、第４図の
フィルタは加算器（18）の出力側と加算器（18）の別な
入力側の間に接続された帰還ループを有し、加算器（18
は帰還ループを介して帰還された出力ワードと乗算器
（12）及び（16）からの各ワードを加算するように働
く。帰還ループはZ^-1遅延要素（22）（遅延時間Ｔ）と
乗算器（24）を有し、乗算器（24）は遅延要素（22）か
らの出力信号を重み係数−b₁を乗算する。（乗算器（1
2）及び（16）からの入力が正で、乗算器（24）からの
入力が負であるように考慮して、加算器が加算動作を行
うように構成されていれば、（−b₁よりむしろ）値＋b₁
を代わりに乗算器（24）に供給することができる。） 第４図の回路が上述の式（１）に従って動作すること
は、第４図の回路の簡単な数学的分析によって容易に理
解できる。各クロック周期（Ｔ）の間、第４図のフィル
タは現在及び前の入力ワードと前の出力ワードを処理し
て新しい出力ワードを発生する。斯る各処理中、遅延要
素（22）により遅延され、乗算器（24）で重み係数−b₁
を乗算された前の出力は、加算器（18）で乗算器（12）
及び（16）から到来するワードに加算される。乗算及び
加算動作は共に時間を要する。例えば乗算器（24）での
乗算動作に100nsを要し、加算器（18）での加算動作に4
0nsを要するものとする。この場合、フィルタが動作す
るには、クロック周期Ｔは140ns以下であってはならな
い。従って、フィルタはデータレート（入力ワードまた
はサンプル周波数）fsが1/140.10^-9＝7.14MHzより大き
な入力信号を処理できない。乗算器及び／又は加算器の
速度を増大することのみによって高速の信号を処理でき
るが、これは困難で及び／または非常に高価で及び／ま
たは不可能である。

最大動作速度に対して上述の制約をかなり緩和した第４
図のIIRフィルタの変形例を第１図に示す。しかし、第
１図の回路の説明する前に、その導出に至る数学的動作
を説明する。

上記式（１）の分子と分母の両方が同じ量だけ乗算され
れば、伝達応答は変化しない。従って、分子及び分母が
共に分母の複数共役（極位置の共役）すなわち（１−b₁
Z^-1）を乗算されれば、式（１）は次の如くなる。

ここで、Z^-2は２つのサンプリング間隔（2T）の遅延に
対応した遅延演算子であり、その他の符号は上述で定義
したとおりである。

式（５）の伝送特性に対応した差分子方程式（２次）は
次のとおりである。

ｙ（ｎ）＝a₀x（ｎ）＋（a₁−a₀b₁）ｘ（ｎ−１） −b₁a₁x（ｎ−２）＋b₁ ²y（ｎ−２）……（６） 式（４）の分母のZ^-1の関数である２つの項は相殺さ
れ、式（５）の分母には１とZ^-2の関数の項とが残って
いることがわかる。式（１）に戻り、式（１）の分母は
数学的に第４図の帰還ループを表わしていることが第４
図の回路と式（１）の比較からわかる。従って全般に第
４図の回路と同じであるが、式（５）に従って動作する
IIRフィルタを実現することが可能であれば、分母はZ^-2
の関数の項（しかしZ^-1の関数の項でない）を含むの
で、各出力ワードを形成するのに利用できる時間を倍加
することは可能である。従って、同じ速度で動作する乗
算器及び加算器にとって、フィルタの最大動作速度は倍
加する。

このようなIIRフィルタを実現することが可能な一方法
を第１図に示す。第１図に示すIIRフィルタは入力端子
（30）に入力信号ｘ（ｎ）が供給される。上述の如く、
入力信号ｘ（ｎ）は時間的に間隔（サンプリング間隔）
Ｔだけ隔置された一連のディジタルワードから成る。第
１図の点Ａに現われる入力信号を第２図（Ａ）に示す。
入力信号は一連のワードX_-2,X_-1,X₀,X₁,X₂等から成る。

入力信号はカスケードまたはタンデム接続された３つの
Z^-1遅延要素（32），（34），（36）から成る遅延手段
を通され、Ｔに等しい時間の増加分だけ順次遅延され
る。これにより一連の４つの相対的に遅延した信号が発
生され各信号は前の信号に対してZ^-1だけ連続して遅延
される。すなわち、第１図の点Ａにおける入力信号は遅
延を受けず（第２図（Ａ））、第１図の点Ｂにおける入
力信号はZ^-1だけ遅延され（第２図（Ｂ））、第１図の
点Ｃにおける入力信号はZ^-2だけ遅延され（第２図
（Ｃ））、第１図の点Ｄにおける入力信号はZ^-3だけ遅
延される（第２図（Ｄ））。

２つのIIR処理ユニット（38），（40）は接続されて点
Ａ〜Ｄで得られる一連の４つの相対的に遅延した信号の
各グループを受ける。特に、ユニット（38）は点Ａ〜Ｃ
の信号のグループを受け、ユニット（40）は点Ｂ〜Ｄの
信号のグループを受け、従って２つのグループは相互に
対して１ワードだけオフセットされている。

２つのIIR処理ユニット（38），（40）は図に示すよう
に、実質的に同一の構成のものが好ましい。各ユニット
は３つのラッチ（42）を有し、各ラッチは入力信号の各
ワードのビット数に適切なビット容量を有し、クロック
信号CK/2（第２図）の制御のもとに、一連の４つの相対
的に遅延した信号の適当なグループ（Ａ〜Ｃ又はＢ〜
Ｄ）からのワードを各ユニット（38），（40）内にラッ
チする。各ユニット（38），（40）内では、ラッチ（4
2）の各出力側が各乗算器（46）を介して加算器（44）
の各入力側に接続され、各乗算器（46）は重み係数a₀,
（a₁−b₁a₀）及び−b₁a₁を有し、これ等の重み係数は式
（５）の分子のものと対応している。

第４図と同様に、各加算器（44）の出力側は遅延要素
（48）及び乗算器（50）から成る帰還ループを介して加
算器（44）の別な入力側に接続されている。しかし、こ
の場合、遅延要素（48）はZ^-2遅延要素であり、従って2
Tの遅延が生ずることに注意されたい。また、乗算器（5
0）の重み係数は＋b₁ ²であり、これは差分子方程式すな
わち式（６）の最後の項に現われていることに注意され
たい。

加算器（44）の出力側は（クロック信号CK/2が供給され
る）各ラッチ（52）を介してマルチプレクサ（54）の各
入力側に接続され、マルチプレクサ（54）は出力端子
（56）を有し、ここにフィルタの濾波出力信号ｙ（ｎ）
が発生される。

第１図のIIRフィルタの動作を次に説明する。ラッチ（4
2），（52）及び処理ユニット（38），（40）の他の回
路に供給されるクロック信号CK/2は入力信号の周波数す
なわちデータレートの1/2の周波数である。すなわち、
クロック信号CK/2の周期は2Tに等しい。従って、遅延要
素（32），（34），（36）がZ^-1の遅延を生じるため
に、それらはクロック信号CK/2の周波数の２倍の周波数
（fsに等しい）のクロック信号CKを供給される。遅延要
素（32），（34），（36）はラッチ（42），（52）と同
じ構成とすることができ、これ等は処理ユニット（3
8），（40）を通る種々の信号のパイプラインとして使
用され、両者の唯一の機能的差異はそれ等が異なった周
波数のクロック信号（夫々CK及びCK/2）を供給されるこ
とである。

次に述べるように、ラッチ（42）は、遅延要素（32），
（34），（36）と関連して、入力信号を効果的にデマル
チプレクス（demuliplex）するように働き、クロック信
号CK/2の各クロック周期（2T）の間処理ユニット（3
8），（40）は、１ワードだけオフセットされており、
そして第４図の従来のIIRフィルタではＴに等しい連続
するクロック周期の間処理（２倍の速度で）されなけれ
ばならなかった入力信号のワードの各組を同時にすなわ
ち並列に処理できる。その分（帰還ループ）にZ^-1の項
のない式（５）を満たすことにより達成される処理ユニ
ット（38），（40）のデータレートを半減するこの効果
により、フィルタの最大動作速度の制約を半減すること
ができる。

一連のクロックパルスを有するクロック信号CK/2を第２
図に示す。上述の如く、それは2Tに等しい周期を有し、
従って、入力信号のデータレートfsの1/2の周波数を有
する。第２図に矢印で示すように、クロック信号はその
クロックパルスの前縁でラッチ（42）（及びこれに接続
されたその他の回路）を動作状態とする。時間t₀で生ず
るこのような縁の丁度１つ前で、ワードX₀,X_-1及びX_-2
がユニット（38）のラッチ（42）に記憶され、ワードX
_-1,X_-2及びX_-3がユニット（40）のラッチ（42）に記憶
されるものとする。時間t₀で、これ等種々のワードはラ
ッチ（42）から開放され、ユニット（38），（40）で処
理される。従って、このときに、ワードX₀が第１図の点
Ｅ（第２図（Ｅ）参照）に現われ、ワードX_-1が第１図
の点Ｇ（第２図（Ｇ）参照）に現われる。

第１図の説明から理解できるように、連続するクロック
周期（時点t₀とt₁の間）の間処理ユニット（38）は出力
ワードY₀（第２図（Ｆ））を発生し、この出力ワードY₀
は入力ワードX₀,X_-1及びX_-2の組に基づいており、これ
は式（５）に適合する。同様に、同じクロック周期中、
処理ユニット（40）は出力ワードY_-1（第２図（Ｈ））
を発生し、この出力ワードY_-1は入力ワードX_-1,X_-2及び
X_-3の組に基づいており、これはまた式（４）に適合す
る。出力ワードY_-1及びY₀は2Tに等しいクロック周期中
同時に（並列に）発生されるので、処理ユニットの回路
は２つのワードがＴに等しい接続したクロック周期で連
続的に発生される第４図の従来の回路の場合よりその動
作を行うために２倍の時間を持っている。上述の如く、
帰還ループはZ^-1遅延要素を組み込む必要はないが、こ
の実施例では単一のZ^-2遅延要素（48）を備えることに
より、速度の軽減を達成している。（Z^-2遅延要素（4
8）はラッチ（42），（52）と同じラッチで構成し、同
じクロック信号C/2を供給するようにしてもよい）。

処理ユニット（38），（40）により夫々発生された出力
ワードY₀,Y_-1はラッチ（52）を介してマルチプレクサ
（54）に供給され、ここでそれ等は適当な順位で前デー
タレートfsで共にマルチプレクスされて出力ワードシー
ケンスｙ（ｎ）を発生する（第２図参照）。

第１図のフィルタの入力信号が実質的にデマルチプレッ
クスされるにも拘わらず、これは入力信号のどのワード
もスキッピング（Skipping）を含まないことに注意され
たい。これは受け入れることはできない。第１図のフィ
ルタは第４図のフィルタと同じ方法で入力信号を効果的
に濾波する。すなわちそれは同じ伝達応答を有するが、
ワードの組を直列に（全レートで）処理するよりむしろ
ワードのペアを並列に（減衰したレートで）処理するよ
うにする。

要するに、第１図のIIRフィルムは各出力ワードを発生
するのに利用できる時間を第４図の従来のIIRフィルム
より２倍もっていると云う利点を呈し、その結果関連す
る回路構成の同じ動作時間中に、それが処理できる最大
信号周波数すなわちデータレートは倍加する。

概して、フィルムの動作を決定する伝達特性を表わす式
の分母Ｘ（ｚ）がZ^-pの関数を作ると云う手法を用いる
ことにより、第１図のフィルタは入力データレートより
遅いＰ倍（この場合Ｐ＝２）働く。同じ手法をＰより大
きな値に適用できる（多分２の整数累乗に対応するとき
のみ）。例えば伝達特性方程式の分母Ｘ（ｚ）はZ^-4の
関数に減少されるかもしれないが、この場合データレー
トは４（Ｐ＝４）の関数だけ減少され、４つの処理ユニ
ットを用いて４組の入力ワードを並列にすなわち、同時
に処理する。同様に、分母はZ^-8の関数に減少されるか
もしれないが、この場合、データレートは８（Ｐ＝８）
の関数に減少され、８つの処理ユニットを用いて８組の
入力ワードを並列に処理する。概して伝達特性の分母Ｘ
（ｚ）は次の形式の式に減少され、 Ｘ（ｚ）＝１＋（−１）^P/2・b₁ ^P・Z^-P それによって、データレートはＰの関数（Ｐは２の整数
倍数）だけ減少でき、Ｐ個の処理ユニットを用いてＰ組
の入力ワードを並列に処理する。しかしながら、明らか
に２より大きなＰの値に対して、伝達特性方程式の分子
Ｙ（ｚ）は同じフィルタ応答を得るのにもっと複雑とな
る。

この明細書の上述した部分はこの発明を１極IIRフィル
タに適用した場合を扱ったが、この発明はもっと複雑な
特性のIIRフィルタにも適用できる。次の一例は、いか
にこの発明を２局IIRフィルタに適用できるかと云うこ
とである。

２極（２次）IIRフィルタの伝達特性は次式により表わ
すことができる。

ここでa₂及びb₂は定数（重み係数）を表わし、その他の
符号は上述に定義したとおりである。

式（７）の伝達特性に対応する差分方程式（２次）は以
下の如くである。

ｙ（ｎ）＝a₀x（ｎ）＋a₁x（ｎ−１）＋a₂x（ｎ−２） −b₁y（ｎ−１）−b₂y（ｎ−２）……（８） 式（７）及び（８）がハードウエア信号で満たすことが
できる構成を一例を第５図に示す。この構成は大部分第
４図のものと同じであり、従ってここでは第４図のもの
と異なる点のみ説明する。第５図では、第４図の回路と
同じ部分は同じ参照符号で表わしている。

第５図の構成は次の（ｉ），（ii）以外は第４図のもの
と同じである。

（ｉ）更に図に示すように、Z^-1遅延要素（60）及び乗
算器（62）（重み係数a₂）が接続され、式（７）の分子
の第３項を発生する。及び （ii）帰還ループは更に図に示すように接続されたZ^-1
遅延要素（64）及び乗算器（64）（重み係数−b₂）を有
し、式（７）の分母の第３項を発生する。

低いデータレートで動作するようにデマルチプレックス
できる第５図の２極フィルタの見解を得るためには、式
（７）の分子及び分母の各々と乗算するときに、Z^-1の
関数の項を含まない分子を持つ伝達特性方程式（或いは
回路はこれを基礎のなすことができる）を生じる式を見
い出す必要がある。特にZ^-2及びZ^-4のみから成る分母の
式は適当である。このような式の１つは（１−b₁Z^-1＋b
₂Z^-2）である。

式（７）の分子と分母に（１−b₁Z^-1＋b₂Z^-2）を乗算す
ることにより次式が得られる。

Z^-1及びZ^-3の関数である式（９）の分母の項は相殺さ
れ、１とZ^-4のみが残っていることがわかる。

上述の相殺を行い、定数を簡単化して式（９）を変形す
ることにより次式が得られる。

ただし w₀＝a₀; w₁＝a₁−a₀b₁; w₂＝a₀b₂−a₁b₁＋a₂; w₃＝a₁b₂−a₂b₁; w₄＝b₂a₂; v₁＝2b₂−b₁ ²;及び v₂＝b₂ ²・ 式（９）の伝達特性に対応する差分子方程式（４次）は
次式の如くである。

ｙ（ｎ）＝w₀x（ｎ）＋w₁x（ｎ−１） ＋w₂x（ｎ−２）＋w_Zx（ｎ−３） ＋w₄x（ｎ−４）−v₁y（ｎ−２） −v₂y（ｎ−４）……（11） 上述からわかるように、式（10）は帰還ループがZ^-2及
びZ^-4（実際にはカスケート接続された２つのZ^-2遅延要
素で実現）の関数のみを含むような方法でハードウエア
語で満たすことができ、第１図の１極IIRフィルタの完
成が1/2のデータレートで動作する第４図のデマルチプ
レックス化の見解に基づいていると云う同じ方法で、1/
2のデータレートで動作する第５図のデマルチプレック
ス化の見解に基づいて２極IIRフィルタを完成できる。

式（10）及び（11）を満たす構成の一例を第３図に示
す。第３図の構成は第１図のものと大部分同じであり、
従ってここでは第１図のものと異なる点のみを説明す
る。第３図において、第１図のフィルタの回路と同じ部
分は同一の参照符号で表わしている。

第３図の構成は、IIR処理ユニット（38），（40）にお
いて、次の（ｉ）〜（ｖ）以外は第１図のものと同じで
ある。

（ｉ）式（10）の分子はZ^-3及びZ^-4の関数である余分の
項をもっていることで式（７）の分子と異なると云うこ
とを考慮して、遅延手段は遅延要素（32），（34），
（36）とカスケードまたはタンデム接続されたZ^-1遅延
要素（70），（72）を更に有する。

（ii）上側の３つの乗算器（46）に対する重み係数は、
式（５）の重み係数a₀,a₁及びa₂よりむしろ式（10）の
重み係数w₀,w₁及びw₂である。

（iii）更に２つのラッチ（24）及び乗算器（46）（重
み係数w₃及びw₄）が図に示すように接続される。

（iv）帰還ループの乗算器（48）の重み係数は式（10）
の重み係数−V₁である、及び （ｖ）帰還ループはZ^-2遅延要素（48）とカスケードま
たはタンデム接続されたZ^-2遅延要素（74）及び図に示
すように接続された乗算器（76）（重み係数−v₂）を更
に有し、式（10）の分母の第３項を発生する。

第３図のフィルタは第１図のフィルタと非常に似た方法
で働き、第５図の従来の２極フィルタの応答を繰り返え
すが、斯る方法では2Tに等しい各クロック周期の間、ペ
アの組ワードがＴに等しい各連続したクロック周期で連
続的に（全データレートで）処理される代りに、並列に
（半分のデータレートで）処理される。従って、第３図
のフィルタは第１図のフィルタが第４図にまさる利点を
呈したように第５図のフィルタにまさる利点を呈する。
すなわち、第３図のフィルタは出力信号ワードを発生す
るのに第５図のフィルタより２倍の時間を有、従って、
関連する回路構成の同じ動作時間中に処理できる最大入
力信号周波数すなわちデータレートは倍加する。

第３図のフィルタの設計の基礎をなす原理は、全（入
力）データレートよりもっと遅いＰ倍（Ｐは２より大き
くかつ多分２の整数累乗である）で動作するフィルタを
作るのに拡大できる。例えばフィルタの動作を決定する
伝達特性方程式の分母Ｘ（ｚ）はZ^-4及びZ^-8の関数に減
少するかもしれないが、この場合、データレートは４
（8,等）の関数だけ減少し、４（8,等）つの処理ユニッ
トを用いて４（8,等）つの入力ワードを並列に同時に処
理する。概して、分母Ｘ（ｚ）は、Ｚに対する−Ｐ及び
−2Pの累乗の項を含むように、次数2PのＺの関数を作る
ことができる。しかしながら、明らかに、２より大きな
Ｐの値のため、同じフィルタ応答を得るには式の分子は
非常に複雑になる。

第１図及び第３図の各実施例において、IIR処理ユニッ
ト（38），（40）の各々は、遅延手段（32），（34），
（36）または（32），（34），（36），（70），（72）
の各部分と関連して、式（５）または式（10）を満足す
る各デマルチプレクス化IIRフィルタまたはフィルタ部
を構成するが、２つのユニットで処理される隣接ワード
のグループで１ワードだけ相互に対してオフセットされ
ていることがわかる。例えば第１図の場合には、処理ユ
ニット（38）と遅延要素（32），（34）は一方のIIRフ
ィルタ部を形成し、処理ユニット（40）と遅延要素（3
2），（34），（36）は他方のIIRフィルタ部を形成す
る。第１図及び第３図のフィルタでは、遅延手段は各II
Rフィルタ部を分担してハードウエア的に節約してい
る。何故なら第１図では３つの遅延要素（32），（3
4），（36）を５つの遅延要素（ユニット（38）に２
つ、ユニット（40）に３つ）で置換しなければならず、
第３図では５つの遅延要素（32），（34），（36），
（70），（72）を９つの遅延要素（ユニット（38）で４
つ、ユニット（40）で５つ）で置換しなければならない
点で、各IIRフィルタ部の個々の遅延手段を組込むこと
は遅延要素の数を増大することになるからである。それ
でもなお、IIR処理ユニット（38），（40）及び分担し
た遅延手段は各個別の遅延手段を含む夫々のIIRフィル
タ部て置換できることがわかる。このような構成は、回
路基板の如き夫々実質的に同一の回路アセンブリィとし
て形成されるかもしれない２以上の実質的に同一の部分
のようにフィルタをハードウエア語で満たすことが可能
な場合には好ましいものと考えられる。

この発明は第１図及び第３図と関連して上述した方法よ
り他の方法で実施できることがわかる。例えば、第１図
及び第３図に示した回路は置き換え（流れ図反転）手法
（エー・ヴィ・オッペンヘイム（A.V.Oppenheim）及び
アール・ダブリュ・シャフア（R.W.Schafer）著、1975
年プレンチス−ホール社発行、“ディジタル信号処理”
第130〜160頁参照）を用いて他の構成に置き換えること
ができる。置き換えにより得られた他の構成は第１図及
び第３図に示す構成と実質的に異なるけれども、それ等
は等価的に働き、第１図及び第３図の構成の同じ伝達特
性を有する。

更に、かつて伝達特性方程式用の適当な形の分母Ｘ
（ｚ）を導出する数学的方法は完成したが、式を満たす
方法は上述したものと異なったルートを取ることができ
る。例えば第３図の２極デマルチプレクス化フィルタを
考える。式（10）を満足する第３図の構成は、式（７）
を満足する第５図の非デマルチプレクス化２極フィルタ
の構成に基づいている。しかし、当業者には周知の如
く、式（７）は第５図に示すものと異なった形で満たす
ことができる。従って、第３図のものと等価的に働くフ
ィルタを構成することは可能であり、それは式（10）を
満足するがむしろ異なった構成であり、第５図に示すも
のにより何らほかの式（７）を満足する構成に基づいて
いるからである。

従って、概して、この発明で実施するフィルタは次の手
法によって設計できる。基本的または非デマルチプレク
ス化した形が選択され、基本的または非デマルチプレク
ス化した形の伝達特性方程式の重み係数に対する適当な
値を計算することによりフィルタの所望の応答が選択さ
れる。次に式（例えばＸ（ｚ）の極位置の共役）は基本
的伝達特性方程式の分子Ｙ（ｚ）及び分母Ｘ（ｚ）の両
方と乗算されるとき、基底方程式の変換を次式の分母Ｘ
（ｚ）を持つ変形方程式に導くことがわかる。

ここで、Ｐは２に等しくすなわち２の整数累乗であり、
フィルタがデマルチプレクスされる方法の数すなわち出
力信号のＰ個のワードを同時に処理するのに用いられる
IIR処理部の数を表わし、Ｌは基本的すなわち元の伝達
特性の極の数に等しい。変形方程式は次数m.P（ここで
ｍはフィルタの基本的または非デマルチプレクス化した
形の次数である）を有するデマルチプレクス化フィルタ
またはフィルタ部に対応する。次に変形方程式は任意の
所望の方法で実行され、IIRフィルタ部を形成するか、
またはその遅延手段をその（Ｐ−１）個の相対物と分担
するIIR処理ユニットを形成する。出来れば、Ｐ個の各
処理ユニットまたはフィルタ部に対して同じ実行が使用
され、それ等は全て実質的に同一の構成となる。しか
し、原理的には変形方程式は１以上の方法で実行され、
異なった構成の処理ユニットまたはフィルタ部を形成す
ることができる。次に乗算器はＰ個のフィルタ部（すな
わち共通の遅延手段を分担するＰ個の個別のフィルタ部
又はＰ個の処理ユニット）と組み合わされて、完全なデ
マルチプレクス化フィルタを形成する。

この発明の実施例を添付図面を参照して詳細に説明した
けれども、この発明はこれ等の実施例に限定されること
なく、種々の変更、変形がこの発明の要旨を逸脱するこ
となくなし得ることが当業者には理解されるであろう。

〔発明の効果〕

上述の如くこの発明によれば、従来のIIRフィルタでは
処理できない高速入力信号を処理でき比較的低速用の部
品を用いて低廉化がはかれる。

【図面の簡単な説明】

第１図はこの発明で実施される１極IIRフィルタを示す
図、第２図は第１図のフィルタの種々の箇所に現われる
信号を示す図、第３図はこの発明で実施される２極IIR
フィルタを示す図、第４図は１極（１次）IIRフィルタ
の従来例を示す図、第５図は２極（２次）IIRフィルタ
の従来例を示す図である。 （32），（34），（36）は遅延要素、（38），（40）は
IIR処理ユニット、（54）はマルチプレクサである。

フロントページの続き (56)参考文献 特開 昭62−84611（ＪＰ，Ａ) 特開 昭57−60773（ＪＰ，Ａ) 特公 平３−10262（ＪＰ，Ｂ２) 特公 平１−20805（ＪＰ，Ｂ２) 米国特許4811263（ＵＳ，Ａ) 米国特許4328426（ＵＳ，Ａ) 米国特許477612（ＵＳ，Ａ) 英国特許2181008（ＧＢ，Ａ) 欧州特許公開218396（ＥＰ，Ａ) 欧州特許公開137464（ＥＰ，Ａ) 欧州特許公開45596（ＥＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】時間間隔Ｔだけ離れた一連のディジタルワ
   ードを含む入力信号を濾波するための無限長インパルス
   応答フィルタであって、 ｐ・Ｔ（但しｐは整数で且つ２の倍数）に等しい複数の
   期間中の各々の期間に動作して入力信号の隣接ワードの
   夫々のセットを処理し、それらのセットをお互いに１ワ
   ードだけオフセットし、従って、前記各期間にｐ個の出
   力ワードを作る、ｐ個の巡回型無限長インパルス応答フ
   ィルタ部分と、 前記ｐ・Ｔに等しい各期間中に前記ｐ個の出力ワードを
   まとめてマルチプレクスし、時間的に前記期間Ｔだけ離
   れた一連の出力ワードを含む濾波された出力信号を構成
   する手段と、 を備えた無限長インパルス応答フィルタ。