JP3297880B2 - Ｉｉｒディジタル・フィルタ - Google Patents
Ｉｉｒディジタル・フィルタInfo
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0286—Combinations of filter structures
- H03H17/0288—Recursive, non-recursive, ladder, lattice structures
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- H03—ELECTRONIC CIRCUITRY
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- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Picture Signal Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【発明の属する分野】本発明はディジタル・フィルタに
係り、特に映像信号処理回路のように高速処理が要求さ
れるシステムに用いて好適な高速ディジタル・フィルタ
に関する。
係り、特に映像信号処理回路のように高速処理が要求さ
れるシステムに用いて好適な高速ディジタル・フィルタ
に関する。
【０００２】
【従来の技術】ディジタル・フィルタには、インパルス
応答の長さの無限なＩＩＲ（InfiniteImpulse Respons
e)フィルタと、インパルス応答の長さの有限なＦＩＲ
（FiniteImpulse Response ）フィルタの２種類があ
る。一般に、すべてのアナログ・フィルタはＩＩＲフィ
ルタへ変換可能であり、ＦＩＲフィルタと比較してＩＩ
Ｒフィルタのほうが急峻な遮断特性を得るのに適してい
る。
応答の長さの無限なＩＩＲ（InfiniteImpulse Respons
e)フィルタと、インパルス応答の長さの有限なＦＩＲ
（FiniteImpulse Response ）フィルタの２種類があ
る。一般に、すべてのアナログ・フィルタはＩＩＲフィ
ルタへ変換可能であり、ＦＩＲフィルタと比較してＩＩ
Ｒフィルタのほうが急峻な遮断特性を得るのに適してい
る。
【０００３】図１５に、２次のＩＩＲディジタル・フィ
ルタの直接形構成を示す。このＩＩＲディジタル・フィ
ルタは４つの加算器（アダー）３０１，３０２，３０
３，３０４と、５つの積算器（マルチプライヤー）３０
５，３０６，３０７，３０８，３０９と、２つの遅延レ
ジスタ３１０，３１１とから構成される。加算器３０１
の一方の入力端子には信号入力端３００が接続され、他
方の入力端子には加算器３０２の出力端子が接続され
る。加算器３０１の出力端子は、積算器３０５の入力端
子と遅延レジスタ３１０の入力端子とに接続される。積
算器３０５の出力端子は加算器３０３の一方の入力端子
に接続される。加算器３０３の他方の入力端子には加算
器３０４の出力端子が接続され、加算器３０３の出力端
子は信号出力端３１２に接続される。遅延レジスタ３１
０の出力端子は、積算器３０６の入力端子と、積算器３
０８の入力端子と、遅延レジスタ３１１の入力端子とに
接続される。遅延レジスタ３１１の出力端子は、積算器
３０７の入力端子と、積算器３０９の入力端子とに接続
される。加算器３０２の一方の入力端子には積算器３０
６の出力端子が接続され、他方の入力端子には積算器３
０７の出力端子が接続される。加算器３０４の一方の入
力端子には積算器３０８の出力端子が接続され、他方の
入力端子には積算器３０９の出力端子が接続される。
ルタの直接形構成を示す。このＩＩＲディジタル・フィ
ルタは４つの加算器（アダー）３０１，３０２，３０
３，３０４と、５つの積算器（マルチプライヤー）３０
５，３０６，３０７，３０８，３０９と、２つの遅延レ
ジスタ３１０，３１１とから構成される。加算器３０１
の一方の入力端子には信号入力端３００が接続され、他
方の入力端子には加算器３０２の出力端子が接続され
る。加算器３０１の出力端子は、積算器３０５の入力端
子と遅延レジスタ３１０の入力端子とに接続される。積
算器３０５の出力端子は加算器３０３の一方の入力端子
に接続される。加算器３０３の他方の入力端子には加算
器３０４の出力端子が接続され、加算器３０３の出力端
子は信号出力端３１２に接続される。遅延レジスタ３１
０の出力端子は、積算器３０６の入力端子と、積算器３
０８の入力端子と、遅延レジスタ３１１の入力端子とに
接続される。遅延レジスタ３１１の出力端子は、積算器
３０７の入力端子と、積算器３０９の入力端子とに接続
される。加算器３０２の一方の入力端子には積算器３０
６の出力端子が接続され、他方の入力端子には積算器３
０７の出力端子が接続される。加算器３０４の一方の入
力端子には積算器３０８の出力端子が接続され、他方の
入力端子には積算器３０９の出力端子が接続される。
【０００４】加算器３０１は、入力信号ｘ（ｎ）と加算
器３０２の出力とを加算して出力する。積算器３０５
は、加算器３０１の出力に係数ｂ0 を乗じて出力する。
加算器３０３は、積算器３０５の出力と加算器３０４の
出力とを加算して出力信号ｙ（ｎ）として出力する。遅
延レジスタ３１０は、加算器３０１の出力にある遅延時
間を与えて出力し、遅延レジスタ３１１は遅延レジスタ
３１０の出力にある遅延時間を与えて出力する。積算器
３０６と積算器３０８は、遅延レジスタ３１０の出力に
それぞれ係数ａ1 ，ｂ1 を乗じて出力する。積算器３０
７と積算器３０９は遅延レジスタ３１１の出力に夫々係
数ａ2 ，ｂ2 を乗じて出力する。加算器３０２は積算器
３０６の出力と積算器３０７の出力とを加算して出力
し、加算器３０４は積算器３０８の出力と積算器３０９
の出力とを加算して出力する。
器３０２の出力とを加算して出力する。積算器３０５
は、加算器３０１の出力に係数ｂ0 を乗じて出力する。
加算器３０３は、積算器３０５の出力と加算器３０４の
出力とを加算して出力信号ｙ（ｎ）として出力する。遅
延レジスタ３１０は、加算器３０１の出力にある遅延時
間を与えて出力し、遅延レジスタ３１１は遅延レジスタ
３１０の出力にある遅延時間を与えて出力する。積算器
３０６と積算器３０８は、遅延レジスタ３１０の出力に
それぞれ係数ａ1 ，ｂ1 を乗じて出力する。積算器３０
７と積算器３０９は遅延レジスタ３１１の出力に夫々係
数ａ2 ，ｂ2 を乗じて出力する。加算器３０２は積算器
３０６の出力と積算器３０７の出力とを加算して出力
し、加算器３０４は積算器３０８の出力と積算器３０９
の出力とを加算して出力する。
【０００５】このＩＩＲフィルタの周波数特性は各積算
器の係数ａ1 ，ａ2 ，ｂ0 ，ｂ1 およびｂ2 で決定さ
れ、加算器３０１に入力される信号ｘ（ｎ）にはこの周
波数特性に応じたフィルタリング処理が施されて、加算
器３０３から出力信号ｙ（ｎ）が出力される。
器の係数ａ1 ，ａ2 ，ｂ0 ，ｂ1 およびｂ2 で決定さ
れ、加算器３０１に入力される信号ｘ（ｎ）にはこの周
波数特性に応じたフィルタリング処理が施されて、加算
器３０３から出力信号ｙ（ｎ）が出力される。
【０００６】このようなＩＩＲディジタル・フィルタに
おいて、周波数特性をより急峻にするためにはフィルタ
の次数を上げる必要がある。例えば、図１５に示す２次
のＩＩＲディジタル・フィルタの次数を上げて３次のＩ
ＩＲディジタル・フィルタにすると図１６に示すような
構成となり、さらに次数を上げてＮ次のＩＩＲディジタ
ル・フィルタにすると図１７に示すような構成となる。
おいて、周波数特性をより急峻にするためにはフィルタ
の次数を上げる必要がある。例えば、図１５に示す２次
のＩＩＲディジタル・フィルタの次数を上げて３次のＩ
ＩＲディジタル・フィルタにすると図１６に示すような
構成となり、さらに次数を上げてＮ次のＩＩＲディジタ
ル・フィルタにすると図１７に示すような構成となる。
【０００７】図１６に示される３次のＩＩＲディジタル
・フィルタは、図１５の２次のＩＩＲフィルタに２個の
加算器３１３，３１４と、１個の遅延レジスタ３１５
と、２個の積算器３１６，３１７とを梯子のように追加
したものである。すなわち、積算器３０７と加算器３０
２との間に加算器３１３が挿入され、積算器３０９と加
算器３０４との間に加算器３１４が挿入され、遅延レジ
スタ３１１と積算器３０７および積算器３０９との接続
点に遅延レジスタ３１５が接続され、遅延レジスタ３１
５と加算器３１３との間に積算器３１６が接続され、遅
延レジスタ３１５と加算器３１４との間に積算器３１７
が接続されたものである。
・フィルタは、図１５の２次のＩＩＲフィルタに２個の
加算器３１３，３１４と、１個の遅延レジスタ３１５
と、２個の積算器３１６，３１７とを梯子のように追加
したものである。すなわち、積算器３０７と加算器３０
２との間に加算器３１３が挿入され、積算器３０９と加
算器３０４との間に加算器３１４が挿入され、遅延レジ
スタ３１１と積算器３０７および積算器３０９との接続
点に遅延レジスタ３１５が接続され、遅延レジスタ３１
５と加算器３１３との間に積算器３１６が接続され、遅
延レジスタ３１５と加算器３１４との間に積算器３１７
が接続されたものである。
【０００８】同様に、図１７に示されるＮ次のＩＩＲデ
ィジタル・フィルタは、図１５の２次のＩＩＲフィルタ
に２Ｎ−４個の加算器と、Ｎ−２個の遅延レジスタと、
２Ｎ−４個の積算器とを梯子のように追加したものであ
る。このように、直接形のＩＩＲディジタル・フィルタ
ではフィルタの次数が１つ上がる度に、１個の遅延レジ
スタと２個の積算器と２個の加算器とが梯子のように増
加する。
ィジタル・フィルタは、図１５の２次のＩＩＲフィルタ
に２Ｎ−４個の加算器と、Ｎ−２個の遅延レジスタと、
２Ｎ−４個の積算器とを梯子のように追加したものであ
る。このように、直接形のＩＩＲディジタル・フィルタ
ではフィルタの次数が１つ上がる度に、１個の遅延レジ
スタと２個の積算器と２個の加算器とが梯子のように増
加する。
【０００９】
【発明が解決しようとする課題】上記のような直接形の
ＩＩＲディジタル・フィルタにおいては、加算器が鎖状
に直列に接続される梯子状の構造であるため、フィルタ
の次数に比例して、縦続接続される加算器の個数が増大
し、ひいては１サイクル内に行われるべき加算の演算時
間が増大する。たとえば、１０次のＩＩＲディジタル・
フィルタでは、１０個の加算器が縦続接続されるため、
１サイクル内に加算器１個の演算時間の１０倍の演算時
間が必要となる。しかし、画像処理分野で使用されるフ
ィルタについて考えると、画像信号のフィルタリング処
理に高速の演算動作が必要とされ、たとえば現在のテレ
ビジョン・システムにおいては約６６ナノセカンドとい
う短い時間（１画素サイクル）の間に１つの出力を計算
しなければならない。しかるに、直接形の次数の高いＩ
ＩＲディジタル・フィルタで、このような短時間の間に
１サイクル分の演算処理を行える次数の高いＩＩＲディ
ジタル・フィルタを得ることは、事実上不可能である。
ＩＩＲディジタル・フィルタにおいては、加算器が鎖状
に直列に接続される梯子状の構造であるため、フィルタ
の次数に比例して、縦続接続される加算器の個数が増大
し、ひいては１サイクル内に行われるべき加算の演算時
間が増大する。たとえば、１０次のＩＩＲディジタル・
フィルタでは、１０個の加算器が縦続接続されるため、
１サイクル内に加算器１個の演算時間の１０倍の演算時
間が必要となる。しかし、画像処理分野で使用されるフ
ィルタについて考えると、画像信号のフィルタリング処
理に高速の演算動作が必要とされ、たとえば現在のテレ
ビジョン・システムにおいては約６６ナノセカンドとい
う短い時間（１画素サイクル）の間に１つの出力を計算
しなければならない。しかるに、直接形の次数の高いＩ
ＩＲディジタル・フィルタで、このような短時間の間に
１サイクル分の演算処理を行える次数の高いＩＩＲディ
ジタル・フィルタを得ることは、事実上不可能である。
【００１０】本発明は、かかる問題点に鑑みてなされた
もので、フィルタの次数をいくら高くしても演算処理時
間をほぼ一定時間内に抑えられるようなＩＩＲディジタ
ル・フィルタを提供することを目的とする。
もので、フィルタの次数をいくら高くしても演算処理時
間をほぼ一定時間内に抑えられるようなＩＩＲディジタ
ル・フィルタを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＩＩＲディジタル・フィルタの第１の基
本形態は、信号入力端に接続された入力端子を有する実
質的に転置形の第１のトランスバーサル・フィルタと、
上記第１のトランスバーサル・フィルタの出力端子に接
続された入力端子を有する実質的に転置形の第２のトラ
ンスバーサル・フィルタと、上記第２のトランスバーサ
ル・フィルタの出力端子に接続された一方の入力端子を
有する加算手段と、上記加算手段の出力端子に接続され
た入力端子と信号出力端に接続された出力端子とを有す
る第1の遅延手段と、上記第１の遅延手段の出力端子に
接続された入力端子と上記加算手段の他方の入力端子に
接続された出力端子を有する実質的に転置形の第３のト
ランスバーサル・フィルタとを有する。
めに、本発明のＩＩＲディジタル・フィルタの第１の基
本形態は、信号入力端に接続された入力端子を有する実
質的に転置形の第１のトランスバーサル・フィルタと、
上記第１のトランスバーサル・フィルタの出力端子に接
続された入力端子を有する実質的に転置形の第２のトラ
ンスバーサル・フィルタと、上記第２のトランスバーサ
ル・フィルタの出力端子に接続された一方の入力端子を
有する加算手段と、上記加算手段の出力端子に接続され
た入力端子と信号出力端に接続された出力端子とを有す
る第1の遅延手段と、上記第１の遅延手段の出力端子に
接続された入力端子と上記加算手段の他方の入力端子に
接続された出力端子を有する実質的に転置形の第３のト
ランスバーサル・フィルタとを有する。
【００１２】上記第１の基本形態では、そのフィルタリ
ング処理が第１のトランスバーサル・フィルタからなる
第１の処理部と、第２のトランスバーサル・フィルタか
らなる第２の処理部と、第１の加算器と第３の遅延手段
と第３のトランスバーサル・フィルタからなる第３の処
理部とに分けられている。第１、第２および第３のトラ
ンスバーサル・フィルタは転置形であるので、そのフィ
ルタの次数に係わらず、ここで必要な演算処理の時間は
トランスバーサル・フィルタ内において直列に接続され
ている積算器１個と加算器１個とにそれぞれ必要とされ
る時間の和を越えることはない。また、第３の処理部は
加算器と第３の遅延手段と第３のトランスバーサル・フ
ィルタとで構成されるが、加算器および積算器が鎖状に
２個以上接続される構造が第３のトランスバーサル・フ
ィルタ以外にはないので、その演算処理の時間は第３の
トランスバーサル・フィルタ内において直列に接続され
ている積算器１個と加算器１個とにそれぞれ必要とされ
る演算時間の和を越えることはない。このように、フィ
ルタの次数によらず演算処理に要する時間が短い高速の
ＩＩＲディジタル・フィルタを得ることができる。
ング処理が第１のトランスバーサル・フィルタからなる
第１の処理部と、第２のトランスバーサル・フィルタか
らなる第２の処理部と、第１の加算器と第３の遅延手段
と第３のトランスバーサル・フィルタからなる第３の処
理部とに分けられている。第１、第２および第３のトラ
ンスバーサル・フィルタは転置形であるので、そのフィ
ルタの次数に係わらず、ここで必要な演算処理の時間は
トランスバーサル・フィルタ内において直列に接続され
ている積算器１個と加算器１個とにそれぞれ必要とされ
る時間の和を越えることはない。また、第３の処理部は
加算器と第３の遅延手段と第３のトランスバーサル・フ
ィルタとで構成されるが、加算器および積算器が鎖状に
２個以上接続される構造が第３のトランスバーサル・フ
ィルタ以外にはないので、その演算処理の時間は第３の
トランスバーサル・フィルタ内において直列に接続され
ている積算器１個と加算器１個とにそれぞれ必要とされ
る演算時間の和を越えることはない。このように、フィ
ルタの次数によらず演算処理に要する時間が短い高速の
ＩＩＲディジタル・フィルタを得ることができる。
【００１３】上記第１の基本形態において、演算処理時
間をより向上させるために、上記第 １のトランスバーサ
ル・フィルタの出力端子と上記第２のトランスバーサル
・フィルタの入力端子との間および／または上記第２の
トランスバーサル・フィルタの出力端子と上記加算手段
の一方の入力端子との間に第２および／または第３の遅
延手段を挿入してよい。
間をより向上させるために、上記第 １のトランスバーサ
ル・フィルタの出力端子と上記第２のトランスバーサル
・フィルタの入力端子との間および／または上記第２の
トランスバーサル・フィルタの出力端子と上記加算手段
の一方の入力端子との間に第２および／または第３の遅
延手段を挿入してよい。
【００１４】また、上記第１の基本形態においては、第
１の処理部、第２の処理部、第３の処理部をそれぞれ入
れ替えたとしてもフィルタ特性は変化しないので、これ
ら３つの処理部はそれぞれ入れ替えることができる。
１の処理部、第２の処理部、第３の処理部をそれぞれ入
れ替えたとしてもフィルタ特性は変化しないので、これ
ら３つの処理部はそれぞれ入れ替えることができる。
【００１５】すなわち、上記第１の基本形態において各
処理部を入れ替えた一変形態様として、信号入力端に接
続された一方の入力端子を有する加算手段と、前記加算
手段の出力端子に接続された入力端子を有する第１の遅
延手段と、上記第１の遅延手段の出力端子に接続された
入力端子と上記加算手段の他方の入力端子に接続された
出力端子とを有する実質的に転置形の第１のトランスバ
ーサル・フィルタと、上記第１の遅延手段の出力端子に
接続された入力端子を有する実質的に転置形の第２のト
ランスバーサル・フィルタと、上記第２のトランスバー
サル・フィルタの出力端子に接続された入力端子と信号
出力端に接続された出力端子とを有する実質的に転置形
の第３のトランスバーサル・フィルタとを有するＩＩＲ
ディジタル・フィルタの構成が可能である。
処理部を入れ替えた一変形態様として、信号入力端に接
続された一方の入力端子を有する加算手段と、前記加算
手段の出力端子に接続された入力端子を有する第１の遅
延手段と、上記第１の遅延手段の出力端子に接続された
入力端子と上記加算手段の他方の入力端子に接続された
出力端子とを有する実質的に転置形の第１のトランスバ
ーサル・フィルタと、上記第１の遅延手段の出力端子に
接続された入力端子を有する実質的に転置形の第２のト
ランスバーサル・フィルタと、上記第２のトランスバー
サル・フィルタの出力端子に接続された入力端子と信号
出力端に接続された出力端子とを有する実質的に転置形
の第３のトランスバーサル・フィルタとを有するＩＩＲ
ディジタル・フィルタの構成が可能である。
【００１６】上記変形態様の構成において、演算処理時
間をより向上させるために、上記第１の遅延手段の出力
端子と上記第２のトランスバーサル・フィルタの入力端
子との間および／または上記第２のトランスバーサル・
フィルタの出力端子と上記第３のトランスバーサル・フ
ィルタの入力端子との間に第２および／または第３の遅
延手段を挿入してよい。
間をより向上させるために、上記第１の遅延手段の出力
端子と上記第２のトランスバーサル・フィルタの入力端
子との間および／または上記第２のトランスバーサル・
フィルタの出力端子と上記第３のトランスバーサル・フ
ィルタの入力端子との間に第２および／または第３の遅
延手段を挿入してよい。
【００１７】また、上記第１の基本形態において各処理
部を入れ替えた別の変形態様として、信号入力端に接続
された入力端子を有する実質的に転置形の第１のトラン
スバーサル・フィルタと、上記第１のトランスバーサル
・フィルタの出力端子に接続 された一方の入力端子を有
する加算手段と、上記加算手段の出力端子に接続された
入力端子を有する第１の遅延手段と、上記第１の遅延手
段の出力端子に接続された入力端子と上記加算手段の他
方の入力端子に接続された出力端子とを有する実質的に
転置形の第２のトランスバーサル・フィルタと、上記第
１の遅延手段の出力端子に接続された入力端子と信号出
力端に接続された出力端子とを有する実質的に転置形の
第３のトランスバーサル・フィルタとを有するＩＩＲデ
ィジタル・フィルタの構成も可能である。
部を入れ替えた別の変形態様として、信号入力端に接続
された入力端子を有する実質的に転置形の第１のトラン
スバーサル・フィルタと、上記第１のトランスバーサル
・フィルタの出力端子に接続 された一方の入力端子を有
する加算手段と、上記加算手段の出力端子に接続された
入力端子を有する第１の遅延手段と、上記第１の遅延手
段の出力端子に接続された入力端子と上記加算手段の他
方の入力端子に接続された出力端子とを有する実質的に
転置形の第２のトランスバーサル・フィルタと、上記第
１の遅延手段の出力端子に接続された入力端子と信号出
力端に接続された出力端子とを有する実質的に転置形の
第３のトランスバーサル・フィルタとを有するＩＩＲデ
ィジタル・フィルタの構成も可能である。
【００１８】上記変形態様の構成においても、演算処理
時間をより向上させるために、上記第１のトランスバー
サル・フィルタの出力端子と上記加算手段の一方の入力
端子との間および／または上記第１の遅延手段の出力端
子と上記第３のトランスバーサル・フィルタの入力端子
との間に第２および／または第３の遅延手段を挿入して
よい。
時間をより向上させるために、上記第１のトランスバー
サル・フィルタの出力端子と上記加算手段の一方の入力
端子との間および／または上記第１の遅延手段の出力端
子と上記第３のトランスバーサル・フィルタの入力端子
との間に第２および／または第３の遅延手段を挿入して
よい。
【００１９】また、本発明のＩＩＲディジタル・フィル
タの第２の基本形態は、信号入力端に接続された一方の
入力端子を有する第１の加算手段と、上記信号入力端に
接続された入力端子と上記第１の加算手段の他方の入力
端子に接続された出力端子とを有する実質的に転置形の
第１のトランスバーサル・フィルタと、上記第１の加算
手段の出力端子に接続された一方の入力端子を有する第
２の加算手段と、上記第１の加算手段の出力端子に接続
された入力端子と上記第２の加算手段の他方の入力端子
に接続された出力端子とを有する実質的に転置形の第２
のトランスバーサル・フィルタと、上記第２の加算手段
の出力端子に接続された一方の入力端子を有する第３の
加算手段と、上記第３の加算手段の出力端子に接続され
た入力端子と信号出力端に接続された出力端子とを有す
る第１の遅延手段と、上記第１の遅延手段の出力端子に
接続された入力端子と上記第３の加算手段の他方の入力
端子に接続された出力端子とを有する実質的に転置形の
第３のトランスバーサル・フィルタとを有する構成であ
る。
タの第２の基本形態は、信号入力端に接続された一方の
入力端子を有する第１の加算手段と、上記信号入力端に
接続された入力端子と上記第１の加算手段の他方の入力
端子に接続された出力端子とを有する実質的に転置形の
第１のトランスバーサル・フィルタと、上記第１の加算
手段の出力端子に接続された一方の入力端子を有する第
２の加算手段と、上記第１の加算手段の出力端子に接続
された入力端子と上記第２の加算手段の他方の入力端子
に接続された出力端子とを有する実質的に転置形の第２
のトランスバーサル・フィルタと、上記第２の加算手段
の出力端子に接続された一方の入力端子を有する第３の
加算手段と、上記第３の加算手段の出力端子に接続され
た入力端子と信号出力端に接続された出力端子とを有す
る第１の遅延手段と、上記第１の遅延手段の出力端子に
接続された入力端子と上記第３の加算手段の他方の入力
端子に接続された出力端子とを有する実質的に転置形の
第３のトランスバーサル・フィルタとを有する構成であ
る。
【００２０】上記第２の基本形態では、そのフィルタリ
ング処理が第１のトランスバーサル ・フィルタと第１の
加算器とからなる第１の処理部と、第２のトランスバー
サル・フィルタと第２の加算器とからなる第２の処理部
と、第３の加算器と第１の遅延手段と第３のトランスバ
ーサル・フィルタとからなる第３の処理部とに分けられ
ている。この形態においても、第１、第２および第３の
トランスバーサル・フィルタは転置形であるので、その
フィルタの次数に係わらず、ここで必要な演算処理の時
間はトランスバーサル・フィルタ内において直列に接続
されている積算器１個と加算器１個とにそれぞれ必要と
される時間の和を越えることはない。このように、この
第２の基本形態においても、フィルタの次数によらず演
算処理に要する時間が短い高速のＩＩＲディジタル・フ
ィルタが得られる。
ング処理が第１のトランスバーサル ・フィルタと第１の
加算器とからなる第１の処理部と、第２のトランスバー
サル・フィルタと第２の加算器とからなる第２の処理部
と、第３の加算器と第１の遅延手段と第３のトランスバ
ーサル・フィルタとからなる第３の処理部とに分けられ
ている。この形態においても、第１、第２および第３の
トランスバーサル・フィルタは転置形であるので、その
フィルタの次数に係わらず、ここで必要な演算処理の時
間はトランスバーサル・フィルタ内において直列に接続
されている積算器１個と加算器１個とにそれぞれ必要と
される時間の和を越えることはない。このように、この
第２の基本形態においても、フィルタの次数によらず演
算処理に要する時間が短い高速のＩＩＲディジタル・フ
ィルタが得られる。
【００２１】上記第２の基本形態においても、演算処理
時間を向上させるために、上記第１の加算手段の出力端
子と上記第２の加算手段の一方の入力端子および上記第
２のトランスバーサル・フィルタの入力端子との間およ
び／または上記第２の加算手段の出力端子と上記第３の
加算手段の一方の入力端子との間に第２および／または
第３の遅延手段を挿入することができる。
時間を向上させるために、上記第１の加算手段の出力端
子と上記第２の加算手段の一方の入力端子および上記第
２のトランスバーサル・フィルタの入力端子との間およ
び／または上記第２の加算手段の出力端子と上記第３の
加算手段の一方の入力端子との間に第２および／または
第３の遅延手段を挿入することができる。
【００２２】また、上記第２の基本形態においても、第
１の処理部、第２の処理部、第３の処理部をそれぞれ入
れ替えたとしてもフィルタ特性は変化しないので、これ
ら３つの処理部はそれぞれ入れ替えることができる。
１の処理部、第２の処理部、第３の処理部をそれぞれ入
れ替えたとしてもフィルタ特性は変化しないので、これ
ら３つの処理部はそれぞれ入れ替えることができる。
【００２３】すなわち、上記第２の基本形態において各
処理部を入れ替えた一変形態様として、信号入力端に接
続された一方の入力端子を有する第１の加算手段と、上
記第１の加算手段の出力端子に接続された入力端子を有
する第１の遅延手段と、上記第１の遅延手段の出力端子
に接続された入力端子と上記第１の加算手段の他方の入
力端子に接続された出力端子とを有する実質的に転置形
の第１のトランスバーサル・フィルタと、上記第１の遅
延手段の出力端子に接続された一方の入力端子を有する
第２の加算手段と、上記第１の遅延手段の出力端子に接
続された入力端子と上記第２の加算手段の他方の入力端
子に接続された出力端子とを有する実質的に転置形の第
２のトランスバーサル・フィルタと、上記第２の加算手
段の出力 端子に接続された一方の入力端子と信号出力端
に接続された出力端子とを有する第３の加算手段と、上
記第２の加算手段の出力端子に接続された入力端子と上
記第３の加算手段の他方の入力端子に接続された出力端
子とを有する実質的に転置形の第３のトランスバーサル
・フィルタとを有するＩＩＲディジタル・フィルタの構
成が可能である。
処理部を入れ替えた一変形態様として、信号入力端に接
続された一方の入力端子を有する第１の加算手段と、上
記第１の加算手段の出力端子に接続された入力端子を有
する第１の遅延手段と、上記第１の遅延手段の出力端子
に接続された入力端子と上記第１の加算手段の他方の入
力端子に接続された出力端子とを有する実質的に転置形
の第１のトランスバーサル・フィルタと、上記第１の遅
延手段の出力端子に接続された一方の入力端子を有する
第２の加算手段と、上記第１の遅延手段の出力端子に接
続された入力端子と上記第２の加算手段の他方の入力端
子に接続された出力端子とを有する実質的に転置形の第
２のトランスバーサル・フィルタと、上記第２の加算手
段の出力 端子に接続された一方の入力端子と信号出力端
に接続された出力端子とを有する第３の加算手段と、上
記第２の加算手段の出力端子に接続された入力端子と上
記第３の加算手段の他方の入力端子に接続された出力端
子とを有する実質的に転置形の第３のトランスバーサル
・フィルタとを有するＩＩＲディジタル・フィルタの構
成が可能である。
【００２４】上記変形態様において、演算処理時間を向
上させるために、上記第２の加算手段の出力端子と上記
第３の加算手段の一方の入力端子および上記第３のトラ
ンスバーサル・フィルタの入力端子との間および／また
は上記第３の加算手段の出力端子と上記信号出力端との
間に第２および／または第３の遅延手段を挿入してよ
い。
上させるために、上記第２の加算手段の出力端子と上記
第３の加算手段の一方の入力端子および上記第３のトラ
ンスバーサル・フィルタの入力端子との間および／また
は上記第３の加算手段の出力端子と上記信号出力端との
間に第２および／または第３の遅延手段を挿入してよ
い。
【００２５】また、上記第２の基本形態において各処理
部を入れ替えた別の変形態様として、信号入力端に接続
された一方の入力端子を有する第１の加算手段と、上記
信号入力端に接続された入力端子と上記第１の加算手段
の他方の入力端子に接続された出力端子とを有する実質
的に転置形の第１のトランスバーサル・フィルタと、上
記第１の加算手段の出力端子に接続された一方の入力端
子を有する第２の加算手段と、上記第２の加算手段の出
力端子に接続された入力端子を有する第１の遅延手段
と、上記第１の遅延手段の出力端子に接続された入力端
子と上記第２の加算手段の他方の入力端子に接続された
出力端子とを有する実質的に転置形の第２のトランスバ
ーサル・フィルタと、上記第１の遅延手段の出力端子に
接続された一方の入力端子と信号出力端に接続された出
力端子とを有する第３の加算手段と、上記第１の遅延手
段の出力端子に接続された入力端子と上記第３の加算手
段の他方の入力端子に接続された出力端子とを有する実
質的に転置形の第３のトランスバーサル・フィルタとを
有する第３の加算手段と有するＩＩＲディジタル・フィ
ルタの構成も可能である。
部を入れ替えた別の変形態様として、信号入力端に接続
された一方の入力端子を有する第１の加算手段と、上記
信号入力端に接続された入力端子と上記第１の加算手段
の他方の入力端子に接続された出力端子とを有する実質
的に転置形の第１のトランスバーサル・フィルタと、上
記第１の加算手段の出力端子に接続された一方の入力端
子を有する第２の加算手段と、上記第２の加算手段の出
力端子に接続された入力端子を有する第１の遅延手段
と、上記第１の遅延手段の出力端子に接続された入力端
子と上記第２の加算手段の他方の入力端子に接続された
出力端子とを有する実質的に転置形の第２のトランスバ
ーサル・フィルタと、上記第１の遅延手段の出力端子に
接続された一方の入力端子と信号出力端に接続された出
力端子とを有する第３の加算手段と、上記第１の遅延手
段の出力端子に接続された入力端子と上記第３の加算手
段の他方の入力端子に接続された出力端子とを有する実
質的に転置形の第３のトランスバーサル・フィルタとを
有する第３の加算手段と有するＩＩＲディジタル・フィ
ルタの構成も可能である。
【００２６】上記変形態様においても、演算処理時間を
向上させるために、上記第１の加算手段の出力端子と上
記第２の加算手段の一方の入力端子との間および／また
は上 記第３の加算手段の出力端子と上記信号出力端との
間に第２および／または第３の遅延手段を挿入してよ
い。
向上させるために、上記第１の加算手段の出力端子と上
記第２の加算手段の一方の入力端子との間および／また
は上 記第３の加算手段の出力端子と上記信号出力端との
間に第２および／または第３の遅延手段を挿入してよ
い。
【００２７】
【発明の実施の形態】以下、図１〜図１４を参照して本
発明の実施形態を説明する。
発明の実施形態を説明する。
【００２８】図１は、本発明によるディジタル・フィル
タの第１の実施例のアーキテクチャを示す。このディジ
タル・フィルタは、それぞれが実質的に転置形である３
個のトランスバーサル・フィルタＴＦ1 ，ＴＦ2 ，ＴＦ
3 と、３個の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3 と、
１個の加算器ＡＤとを有するＩＩＲフィルタである。
タの第１の実施例のアーキテクチャを示す。このディジ
タル・フィルタは、それぞれが実質的に転置形である３
個のトランスバーサル・フィルタＴＦ1 ，ＴＦ2 ，ＴＦ
3 と、３個の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3 と、
１個の加算器ＡＤとを有するＩＩＲフィルタである。
【００２９】第１のトランスバーサル・フィルタＴＦ1
は、２個の加算器１１，１２と、２個の積算器１３，１
４と、２個の遅延レジスタ１５，１６とから構成され
る。このディジタル・フィルタの信号入力端１０は、第
１のトランスバーサル・フィルタＴＦ1 において、加算
器１１の一方の入力端子と、積算器１３の入力端子と、
積算器１４の入力端子とに接続される。加算器１１の他
方の入力端子には遅延レジスタ１５の出力端子が接続さ
れ、加算器１１の出力端子は第１のトランスバーサル・
フィルタＴＦ1 の出力端子として第１の遅延レジスタＤ
Ｒ1 の入力端子に接続される。積算器１３の出力端子は
加算器１２の一方の入力端子に接続され、積算器１４の
出力端子は遅延レジスタ１６の入力端子に接続され、遅
延レジスタ１６の出力端子は加算器１２の他方の入力端
子に接続される。加算器１２の出力端子は遅延レジスタ
１５の入力端子に接続される。
は、２個の加算器１１，１２と、２個の積算器１３，１
４と、２個の遅延レジスタ１５，１６とから構成され
る。このディジタル・フィルタの信号入力端１０は、第
１のトランスバーサル・フィルタＴＦ1 において、加算
器１１の一方の入力端子と、積算器１３の入力端子と、
積算器１４の入力端子とに接続される。加算器１１の他
方の入力端子には遅延レジスタ１５の出力端子が接続さ
れ、加算器１１の出力端子は第１のトランスバーサル・
フィルタＴＦ1 の出力端子として第１の遅延レジスタＤ
Ｒ1 の入力端子に接続される。積算器１３の出力端子は
加算器１２の一方の入力端子に接続され、積算器１４の
出力端子は遅延レジスタ１６の入力端子に接続され、遅
延レジスタ１６の出力端子は加算器１２の他方の入力端
子に接続される。加算器１２の出力端子は遅延レジスタ
１５の入力端子に接続される。
【００３０】第２のトランスバーサル・フィルタＴＦ2
は、２個の加算器２０，２１と、２個の積算器２２，２
３と、２個の遅延レジスタ２４，２５とから構成され
る。第１の遅延レジスタＤＲ1 の出力端子は、この第２
のトランスバーサル・フィルタＴＦ2 において、加算器
２０の一方の入力端子と、積算器２２の入力端子と、積
算器２３の入力端子とに接続される。加算器２０の他方
の入力端子には遅延レジスタ２４の出力端子が接続さ
れ、加算器２０の出力端子は第２のトランスバーサル・
フィルタＴＦ2 の出力端子として第２の遅延レジスタＤ
Ｒ2 の入力端子に接続される。積算器２２の出力端子は
加算器２１の一方の入力端子に接続され、積算器２３の
出力端子は遅延レジスタ２５の入力端子に接続され、遅
延レジスタ２５の出力端子は加算器２１の他方の入力端
子に接続される。加算器２１の出力端子は遅延レジスタ
２４の入力端子に接続される。
は、２個の加算器２０，２１と、２個の積算器２２，２
３と、２個の遅延レジスタ２４，２５とから構成され
る。第１の遅延レジスタＤＲ1 の出力端子は、この第２
のトランスバーサル・フィルタＴＦ2 において、加算器
２０の一方の入力端子と、積算器２２の入力端子と、積
算器２３の入力端子とに接続される。加算器２０の他方
の入力端子には遅延レジスタ２４の出力端子が接続さ
れ、加算器２０の出力端子は第２のトランスバーサル・
フィルタＴＦ2 の出力端子として第２の遅延レジスタＤ
Ｒ2 の入力端子に接続される。積算器２２の出力端子は
加算器２１の一方の入力端子に接続され、積算器２３の
出力端子は遅延レジスタ２５の入力端子に接続され、遅
延レジスタ２５の出力端子は加算器２１の他方の入力端
子に接続される。加算器２１の出力端子は遅延レジスタ
２４の入力端子に接続される。
【００３１】第２の遅延レジスタＤＲ2 の出力端子は加
算器ＡＤの一方の入力端子に接続され、加算器ＡＤの他
方の入力端子には第３のトランスバーサル・フィルタＴ
Ｆ3の出力端子が接続され、加算器ＡＤの出力端子は第
３の遅延レジスタＤＲ3 の入力端子に接続される。第３
の遅延レジスタＤＲ3 の出力端子はこのディジタル・フ
ィルタの信号出力端４０と第３のトランスバーサル・フ
ィルタＴＦ3 の入力端子とに接続される。
算器ＡＤの一方の入力端子に接続され、加算器ＡＤの他
方の入力端子には第３のトランスバーサル・フィルタＴ
Ｆ3の出力端子が接続され、加算器ＡＤの出力端子は第
３の遅延レジスタＤＲ3 の入力端子に接続される。第３
の遅延レジスタＤＲ3 の出力端子はこのディジタル・フ
ィルタの信号出力端４０と第３のトランスバーサル・フ
ィルタＴＦ3 の入力端子とに接続される。
【００３２】第３のトランスバーサル・フィルタＴＦ3
は、１個の加算器３０と、２個の積算器３１，３２と、
３個の遅延レジスタ３３，３４，３５とから構成され
る。第３の遅延レジスタＤＲ3 の出力端子は、第３のト
ランスバーサル・フィルタＴＦ3 において、積算器３
１，３２の入力端子に接続される。積算器３１の出力端
子は加算器３０の一方の入力端子に接続され、積算器３
２の出力端子は遅延レジスタ３５の入力端子に接続さ
れ、遅延レジスタ３５の出力端子は遅延レジスタ３４の
入力端子に接続され、遅延レジスタ３４の出力端子は加
算器３０の他方の入力端子に接続される。加算器３０の
出力端子は遅延レジスタ３３の入力端子に接続され、遅
延レジスタ３３の出力端子は第３のトランスバーサル・
フィルタＴＦ3の出力端子として加算器ＡＤの他方の入
力端子に接続される。
は、１個の加算器３０と、２個の積算器３１，３２と、
３個の遅延レジスタ３３，３４，３５とから構成され
る。第３の遅延レジスタＤＲ3 の出力端子は、第３のト
ランスバーサル・フィルタＴＦ3 において、積算器３
１，３２の入力端子に接続される。積算器３１の出力端
子は加算器３０の一方の入力端子に接続され、積算器３
２の出力端子は遅延レジスタ３５の入力端子に接続さ
れ、遅延レジスタ３５の出力端子は遅延レジスタ３４の
入力端子に接続され、遅延レジスタ３４の出力端子は加
算器３０の他方の入力端子に接続される。加算器３０の
出力端子は遅延レジスタ３３の入力端子に接続され、遅
延レジスタ３３の出力端子は第３のトランスバーサル・
フィルタＴＦ3の出力端子として加算器ＡＤの他方の入
力端子に接続される。
【００３３】第１のトランスバーサル・フィルタＴＦ1
において、積算器１３，１４は入力信号ｘ（ｎ）にそれ
ぞれ係数ｂ1 ，ｂ2 を乗じて出力し、遅延レジスタ１６
は積算器１４の出力にある遅延時間を与えて出力し、加
算器１２は積算器１３の出力と遅延レジスタ１６の出力
とを加算して出力し、遅延レジスタ１５は加算器１２の
出力にある遅延時間を与えて出力し、加算器１１は入力
信号ｘ（ｎ）と遅延レジスタ１５の出力とを加算して第
１のトランスバーサル・フィルタＴＦ1 の出力として出
力する。
において、積算器１３，１４は入力信号ｘ（ｎ）にそれ
ぞれ係数ｂ1 ，ｂ2 を乗じて出力し、遅延レジスタ１６
は積算器１４の出力にある遅延時間を与えて出力し、加
算器１２は積算器１３の出力と遅延レジスタ１６の出力
とを加算して出力し、遅延レジスタ１５は加算器１２の
出力にある遅延時間を与えて出力し、加算器１１は入力
信号ｘ（ｎ）と遅延レジスタ１５の出力とを加算して第
１のトランスバーサル・フィルタＴＦ1 の出力として出
力する。
【００３４】第１の遅延レジスタＤＲ1 は、第１のトラ
ンスバーサル・フィルタＴＦ1 の出力にある遅延時間を
与えて出力する。
ンスバーサル・フィルタＴＦ1 の出力にある遅延時間を
与えて出力する。
【００３５】第２のトランスバーサル・フィルタＴＦ2
において、積算器２２，２３は、第１の遅延レジスタＤ
Ｒ1 の出力にそれぞれ係数ａ1 ，−ａ2 を乗じて出力
し、遅延レジスタ２５は積算器２３の出力にある遅延時
間を与えて出力し、加算器２１は積算器２２の出力と遅
延レジスタ２５の出力とを加算して出力し、遅延レジス
タ２４は加算器２１の出力にある遅延時間を与えて出力
し、加算器２０は第１の遅延レジスタＤＲ1 の出力と遅
延レジスタ２４の出力とを加算して第２のトランスバー
サル・フィルタＴＦ2 の出力として出力する。
において、積算器２２，２３は、第１の遅延レジスタＤ
Ｒ1 の出力にそれぞれ係数ａ1 ，−ａ2 を乗じて出力
し、遅延レジスタ２５は積算器２３の出力にある遅延時
間を与えて出力し、加算器２１は積算器２２の出力と遅
延レジスタ２５の出力とを加算して出力し、遅延レジス
タ２４は加算器２１の出力にある遅延時間を与えて出力
し、加算器２０は第１の遅延レジスタＤＲ1 の出力と遅
延レジスタ２４の出力とを加算して第２のトランスバー
サル・フィルタＴＦ2 の出力として出力する。
【００３６】第２の遅延レジスタＤＲ2 は、第２のトラ
ンスバーサル・フィルタＴＦ2 の出力にある遅延時間を
与えて出力する。
ンスバーサル・フィルタＴＦ2 の出力にある遅延時間を
与えて出力する。
【００３７】加算器ＡＤは、第２の遅延レジスタＤＲ2
の出力と第３のトランスバーサル・フィルタＴＦ3 の出
力とを加算して出力する。第３の遅延レジスタＤＲ3
は、加算器ＡＤの出力にある遅延時間を与えてこのディ
ジタル・フィルタの出力として出力する。
の出力と第３のトランスバーサル・フィルタＴＦ3 の出
力とを加算して出力する。第３の遅延レジスタＤＲ3
は、加算器ＡＤの出力にある遅延時間を与えてこのディ
ジタル・フィルタの出力として出力する。
【００３８】第３のトランスバーサル・フィルタＴＦ3
において、積算器３１，３２は、第３の遅延レジスタＤ
Ｒ3 の出力にそれぞれ係数２×ａ2 ＋（ａ1)２ ，−
（ａ2)２ を乗じて出力し、遅延レジスタ３５は積算器
３２の出力にある遅延時間を与えて出力し、遅延レジス
タ３４は遅延レジスタ３５の出力にある遅延時間を与え
て出力し、加算器３０は積算器３１の出力と遅延レジス
タ３４の出力とを加算して出力し、遅延レジスタ３３は
加算器３０の出力にある遅延時間を与えて第３のトラン
スバーサル・フィルタＴＦ3 の出力として出力する。
において、積算器３１，３２は、第３の遅延レジスタＤ
Ｒ3 の出力にそれぞれ係数２×ａ2 ＋（ａ1)２ ，−
（ａ2)２ を乗じて出力し、遅延レジスタ３５は積算器
３２の出力にある遅延時間を与えて出力し、遅延レジス
タ３４は遅延レジスタ３５の出力にある遅延時間を与え
て出力し、加算器３０は積算器３１の出力と遅延レジス
タ３４の出力とを加算して出力し、遅延レジスタ３３は
加算器３０の出力にある遅延時間を与えて第３のトラン
スバーサル・フィルタＴＦ3 の出力として出力する。
【００３９】このＩＩＲフィルタの周波数特性は、各ト
ランスバーサル・フィルタＴＦ1 〜ＴＦ3 内の各積算器
の係数で決定される。第１のトランスバーサル・フィル
タＴＦ1 に入力した入力信号ｘ（ｎ）は、この周波数特
性に応じたフィルタリング処理を施されて、第３の遅延
レジスタＤＲ3 から出力信号ｙ（ｎ）として出力され
る。
ランスバーサル・フィルタＴＦ1 〜ＴＦ3 内の各積算器
の係数で決定される。第１のトランスバーサル・フィル
タＴＦ1 に入力した入力信号ｘ（ｎ）は、この周波数特
性に応じたフィルタリング処理を施されて、第３の遅延
レジスタＤＲ3 から出力信号ｙ（ｎ）として出力され
る。
【００４０】上記した図１のＩＩＲフィルタは、図２に
示すアーキテクチャに変形することができる。この図２
に示されるＩＩＲフィルタは、図１に示されるＩＩＲフ
ィルタにおいて、第１のトランスバーサル・フィルタＴ
Ｆ1 に１個の積算器１７を、第２のトランスバーサル・
フィルタＴＦ2 に１個の積算器２６を、第３のトランス
バーサル・フィルタＴＦ3 に２個の積算器３６，３７と
２個の加算器３８，３９を追加したものである。すなわ
ち、第１のトランスバーサル・フィルタＴＦ1'において
は、係数１の積算器１７がフィルタ入力端子１０と加算
器１２の一方の入力端子との間に挿入される。第２のト
ランスバーサル・フィルタＴＦ2'においては、係数１の
積算器２６が第１の遅延レジスタＤＲ1 の出力端子と加
算器２０の一方の入力端子の間に挿入される。第３のト
ランスバーサル・フィルタＴＦ3'においては、加算器３
８が遅延レジスタ３３の出力端子と加算器ＡＤの他方の
入力端子との間に挿入され、係数０の積算器３６が第３
の遅延レジスタＤＲ3 の出力端子と加算器３８の一方の
入力端子との間に接続され、加算器３９が遅延レジスタ
３４の出力端子と遅延レジスタ３４の入力端子との間に
挿入され、係数０の積算器３２が第３の遅延レジスタＤ
Ｒ3 の出力端子と加算器３９の他方の入力端子との間に
接続される。
示すアーキテクチャに変形することができる。この図２
に示されるＩＩＲフィルタは、図１に示されるＩＩＲフ
ィルタにおいて、第１のトランスバーサル・フィルタＴ
Ｆ1 に１個の積算器１７を、第２のトランスバーサル・
フィルタＴＦ2 に１個の積算器２６を、第３のトランス
バーサル・フィルタＴＦ3 に２個の積算器３６，３７と
２個の加算器３８，３９を追加したものである。すなわ
ち、第１のトランスバーサル・フィルタＴＦ1'において
は、係数１の積算器１７がフィルタ入力端子１０と加算
器１２の一方の入力端子との間に挿入される。第２のト
ランスバーサル・フィルタＴＦ2'においては、係数１の
積算器２６が第１の遅延レジスタＤＲ1 の出力端子と加
算器２０の一方の入力端子の間に挿入される。第３のト
ランスバーサル・フィルタＴＦ3'においては、加算器３
８が遅延レジスタ３３の出力端子と加算器ＡＤの他方の
入力端子との間に挿入され、係数０の積算器３６が第３
の遅延レジスタＤＲ3 の出力端子と加算器３８の一方の
入力端子との間に接続され、加算器３９が遅延レジスタ
３４の出力端子と遅延レジスタ３４の入力端子との間に
挿入され、係数０の積算器３２が第３の遅延レジスタＤ
Ｒ3 の出力端子と加算器３９の他方の入力端子との間に
接続される。
【００４１】かかる図２のトランスバーサル・フィルタ
ＴＦ1'，ＴＦ2'，ＴＦ3'は、それぞれ次数が２，２，３
の転置形ＦＩＲフィルタであり、図１のトランスバーサ
ル・フィルタＴＦ1 ，ＴＦ2 ，ＴＦ3 とそれぞれ等価な
フィルタである。つまり、第１のトランスバーサル・フ
ィルタＴＦ1'において、積算器１７の係数は１であるか
ら、加算器１１に入力する信号の値は積算器１７が挿入
されない場合（図１の第１のトランスバーサル・フィル
タＴＦ1 ）と同じである。また、第２のトランスバーサ
ル・フィルタＴＦ2'において、積算器２６の係数は１で
あるから、加算器２０に入力する信号の値は積算器２６
が挿入されない場合（図１の第２のトランスバーサル・
フィルタＴＦ1 ）と同じである。また、第３のトランス
バーサル・フィルタＴＦ3'において、積算器３６，３７
の係数はそれぞれ０であるので、加算器３８，３９はそ
れぞれバッファとして機能し、加算器ＡＤ、遅延レジス
タ３３，３４に入力する信号の値は積算器３１，３２お
よび加算器３８，３９が挿入されない場合（図１の第３
のトランスバーサル・フィルタＴＦ3 ）と同じである。
したがって、図２のディジタル・フィルタと図１のディ
ジタル・フィルタとは実質上等価である。
ＴＦ1'，ＴＦ2'，ＴＦ3'は、それぞれ次数が２，２，３
の転置形ＦＩＲフィルタであり、図１のトランスバーサ
ル・フィルタＴＦ1 ，ＴＦ2 ，ＴＦ3 とそれぞれ等価な
フィルタである。つまり、第１のトランスバーサル・フ
ィルタＴＦ1'において、積算器１７の係数は１であるか
ら、加算器１１に入力する信号の値は積算器１７が挿入
されない場合（図１の第１のトランスバーサル・フィル
タＴＦ1 ）と同じである。また、第２のトランスバーサ
ル・フィルタＴＦ2'において、積算器２６の係数は１で
あるから、加算器２０に入力する信号の値は積算器２６
が挿入されない場合（図１の第２のトランスバーサル・
フィルタＴＦ1 ）と同じである。また、第３のトランス
バーサル・フィルタＴＦ3'において、積算器３６，３７
の係数はそれぞれ０であるので、加算器３８，３９はそ
れぞれバッファとして機能し、加算器ＡＤ、遅延レジス
タ３３，３４に入力する信号の値は積算器３１，３２お
よび加算器３８，３９が挿入されない場合（図１の第３
のトランスバーサル・フィルタＴＦ3 ）と同じである。
したがって、図２のディジタル・フィルタと図１のディ
ジタル・フィルタとは実質上等価である。
【００４２】再び図１において、このＩＩＲフィルタに
おけるフィルタリング処理は、第１および第２の遅延レ
ジスタＤＲ1 ，ＤＲ2 によって、３つの信号処理部、す
なわち伝達関数Ｂ（ｚ）を有する信号処理部ＴＦ1 と、
伝達関数Ａ（−ｚ）を有する信号処理部ＴＦ2 と、伝達
関数１／Ａ（−ｚ）・Ａ（ｚ）を有する信号処理部ＳＦ
（ＡＤ，ＤＲ3 ，ＴＦ3 ）とに分けられている。この分
断により、このＩＩＲフィルタにおいて１サイクルの計
算に要する時間はこれらの信号処理部ＴＦ1 ，ＴＦ2 ，
ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）の各演算時間の中の最大
の演算時間によって決まるが、いずれの信号処理部でも
演算に要する時間は積算器１個と加算器１個とで構成さ
れる各マルチプライヤー・アダー・チェインにおける演
算時間によって決まる。したがって、このディジタル・
フィルタの１サイクルの計算に要する時間は、ほぼ積算
器１個と加算器１個にそれぞれ必要な時間の和である。
おけるフィルタリング処理は、第１および第２の遅延レ
ジスタＤＲ1 ，ＤＲ2 によって、３つの信号処理部、す
なわち伝達関数Ｂ（ｚ）を有する信号処理部ＴＦ1 と、
伝達関数Ａ（−ｚ）を有する信号処理部ＴＦ2 と、伝達
関数１／Ａ（−ｚ）・Ａ（ｚ）を有する信号処理部ＳＦ
（ＡＤ，ＤＲ3 ，ＴＦ3 ）とに分けられている。この分
断により、このＩＩＲフィルタにおいて１サイクルの計
算に要する時間はこれらの信号処理部ＴＦ1 ，ＴＦ2 ，
ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）の各演算時間の中の最大
の演算時間によって決まるが、いずれの信号処理部でも
演算に要する時間は積算器１個と加算器１個とで構成さ
れる各マルチプライヤー・アダー・チェインにおける演
算時間によって決まる。したがって、このディジタル・
フィルタの１サイクルの計算に要する時間は、ほぼ積算
器１個と加算器１個にそれぞれ必要な時間の和である。
【００４３】ここで、信号処理部ＴＦ1 と図２の転置形
ＦＩＲフィルタＴＦ1'とは等価であり、信号処理部ＴＦ
2 と図２の転置形ＦＩＲフィルタＴＦ2'とは等価であ
り、信号処理部ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）と図２の
加算器ＡＤと第３の遅延レジスタＤＲ3 と第３の転置形
ＦＩＲフィルタＴＦ3'とを組み合わせた回路とは等価で
ある。ＦＩＲフィルタＴＲ1'，ＴＲ2'，ＴＲ3'の１サイ
クルの計算に要する時間は、積算器１個と加算器１個と
で構成されるマルチプライヤー・アダー・チェインにお
ける演算時間で決まるので、各ＦＩＲフィルタにおいて
１サイクルの計算に要する時間は、やはり積算器１個と
加算器１個にそれぞれ々必要な演算時間の和である。た
だ、図２のディジタル・フィルタにおいては、積算器３
６と加算器３８，ＡＤとがマルチプライヤー・アダー・
チェインを構成しているので、１サイクルの計算に要す
る時間は、積算器１個と加算器２個にそれぞれ必要な演
算時間の和ということになる。
ＦＩＲフィルタＴＦ1'とは等価であり、信号処理部ＴＦ
2 と図２の転置形ＦＩＲフィルタＴＦ2'とは等価であ
り、信号処理部ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）と図２の
加算器ＡＤと第３の遅延レジスタＤＲ3 と第３の転置形
ＦＩＲフィルタＴＦ3'とを組み合わせた回路とは等価で
ある。ＦＩＲフィルタＴＲ1'，ＴＲ2'，ＴＲ3'の１サイ
クルの計算に要する時間は、積算器１個と加算器１個と
で構成されるマルチプライヤー・アダー・チェインにお
ける演算時間で決まるので、各ＦＩＲフィルタにおいて
１サイクルの計算に要する時間は、やはり積算器１個と
加算器１個にそれぞれ々必要な演算時間の和である。た
だ、図２のディジタル・フィルタにおいては、積算器３
６と加算器３８，ＡＤとがマルチプライヤー・アダー・
チェインを構成しているので、１サイクルの計算に要す
る時間は、積算器１個と加算器２個にそれぞれ必要な演
算時間の和ということになる。
【００４４】しかしながら、積算器３６の係数は０であ
るので、積算器３６及び加算器３８で実際に演算が行わ
れることはない。したがって、図２のディジタル・フィ
ルタにおいても、１サイクルの計算に要する時間は、各
ＦＩＲフィルタＴＦ1'，ＴＦ2'，ＴＦ3'において積算器
１個と加算器１個とで構成されるマルチプライヤー・ア
ダー・チェインでの演算時間、すなわち積算器１個と加
算器１個にそれぞれ必要な演算時間の和である。
るので、積算器３６及び加算器３８で実際に演算が行わ
れることはない。したがって、図２のディジタル・フィ
ルタにおいても、１サイクルの計算に要する時間は、各
ＦＩＲフィルタＴＦ1'，ＴＦ2'，ＴＦ3'において積算器
１個と加算器１個とで構成されるマルチプライヤー・ア
ダー・チェインでの演算時間、すなわち積算器１個と加
算器１個にそれぞれ必要な演算時間の和である。
【００４５】次に、本発明のディジタル・フィルタが上
述したようにフィルタリング処理の演算に必要な時間を
最小限にしながら、かつ従来から用いられている直接形
のＩＩＲフィルタと数学的に等価なディジタル・フィル
タであることを説明する。
述したようにフィルタリング処理の演算に必要な時間を
最小限にしながら、かつ従来から用いられている直接形
のＩＩＲフィルタと数学的に等価なディジタル・フィル
タであることを説明する。
【００４６】図１５は、上述したように直接形の２次の
ＩＩＲフィルタである。このＩＩＲフィルタの伝達関数
を Ｈ（ｚ）＝Ｂ（ｚ）／Ａ（ｚ） ・・・（１） とする。
ＩＩＲフィルタである。このＩＩＲフィルタの伝達関数
を Ｈ（ｚ）＝Ｂ（ｚ）／Ａ（ｚ） ・・・（１） とする。
【００４７】先ず、この伝達関数Ｈ（ｚ）に対し、Ｚ-3
を掛けて、 Ｈ’（ｚ）＝｛Ｂ（ｚ）×Ｚ-3｝／Ａ（ｚ） ・・・
（２） を得る。上記式（２）において、遅延を示すＺ-3は伝達
関数Ｈ（ｚ）に何ら影響を与えないので、Ｈ（ｚ）と
Ｈ’（ｚ）とは実質上等価である。ここで、映像信号処
理等においては、遅延成分によって映像信号自体に変化
が現れることはなく、その時間がずれるだけであるか
ら、遅延を示すＺ -3 が伝達関数Ｈ（ｚ）に実質 的に影響
を与えることはなく、Ｈ（ｚ）とＨ’（ｚ）とは実質的
に等価と云うことができる。
を掛けて、 Ｈ’（ｚ）＝｛Ｂ（ｚ）×Ｚ-3｝／Ａ（ｚ） ・・・
（２） を得る。上記式（２）において、遅延を示すＺ-3は伝達
関数Ｈ（ｚ）に何ら影響を与えないので、Ｈ（ｚ）と
Ｈ’（ｚ）とは実質上等価である。ここで、映像信号処
理等においては、遅延成分によって映像信号自体に変化
が現れることはなく、その時間がずれるだけであるか
ら、遅延を示すＺ -3 が伝達関数Ｈ（ｚ）に実質 的に影響
を与えることはなく、Ｈ（ｚ）とＨ’（ｚ）とは実質的
に等価と云うことができる。
【００４８】次に、伝達関数Ｈ’（ｚ）に対し、Ａ（−
ｚ）／Ａ（−ｚ）を掛けて、 Ｈ”（ｚ）＝Ｈ’（ｚ）×｛Ａ（−ｚ）／Ａ（−ｚ）｝ ＝｛Ｂ（ｚ）×Ａ（−ｚ）×Ｚ−３｝ ／｛Ａ（ｚ）×Ａ（−ｚ）｝ ・・・（３） を得る。上記式（３）において、｛Ａ（−ｚ）／Ａ（−
ｚ）｝＝１であるから、Ｈ’（ｚ）＝Ｈ”（ｚ）であ
り、さらにはＨ（ｚ）＝Ｈ”（ｚ）である。
ｚ）／Ａ（−ｚ）を掛けて、 Ｈ”（ｚ）＝Ｈ’（ｚ）×｛Ａ（−ｚ）／Ａ（−ｚ）｝ ＝｛Ｂ（ｚ）×Ａ（−ｚ）×Ｚ−３｝ ／｛Ａ（ｚ）×Ａ（−ｚ）｝ ・・・（３） を得る。上記式（３）において、｛Ａ（−ｚ）／Ａ（−
ｚ）｝＝１であるから、Ｈ’（ｚ）＝Ｈ”（ｚ）であ
り、さらにはＨ（ｚ）＝Ｈ”（ｚ）である。
【００４９】次に、この伝達関数Ｈ”（ｚ）を３つのカ
スケード・フィルタの関係式に分割すると、 Ｈ”（ｚ）＝｛Ｂ（ｚ）×Ｚ−１｝×｛Ａ（−ｚ）×Ｚ−１｝ ×｛Ｚ−１／［Ａ（−ｚ）×Ａ（ｚ）］｝・・・（４） となる。
スケード・フィルタの関係式に分割すると、 Ｈ”（ｚ）＝｛Ｂ（ｚ）×Ｚ−１｝×｛Ａ（−ｚ）×Ｚ−１｝ ×｛Ｚ−１／［Ａ（−ｚ）×Ａ（ｚ）］｝・・・（４） となる。
【００５０】図３は、式（２）をディジタル・フィルタ
のアーキテクチャで表したものである。このディジタル
・フィルタは、図１５の２次の直接形ＩＩＲフィルタを
リカーシブル部５０とノンリカーシブル部６０とに分割
し、それらの間に３個の遅延レジスタＺ -1 でなるパイプ
ライン・レジスタ７０を挿入した構造となっている。リ
カーシブル部５０が伝達関数Ｂ（ｚ）を表し、ノンリカ
ーシブル部６０が伝達関数１／Ａ（ｚ）を表し、パイプ
ライン・レジスタ７０が伝達関数Ｚ-3を表す。ここで、
図１５における乗算器３０５の係数ｂ0が１であるとす
ると、図３においてはその乗算器を省略することができ
る。
のアーキテクチャで表したものである。このディジタル
・フィルタは、図１５の２次の直接形ＩＩＲフィルタを
リカーシブル部５０とノンリカーシブル部６０とに分割
し、それらの間に３個の遅延レジスタＺ -1 でなるパイプ
ライン・レジスタ７０を挿入した構造となっている。リ
カーシブル部５０が伝達関数Ｂ（ｚ）を表し、ノンリカ
ーシブル部６０が伝達関数１／Ａ（ｚ）を表し、パイプ
ライン・レジスタ７０が伝達関数Ｚ-3を表す。ここで、
図１５における乗算器３０５の係数ｂ0が１であるとす
ると、図３においてはその乗算器を省略することができ
る。
【００５１】図４は、式（２）にスキャッタード・ルッ
ク・アヘッド・トランスレーション（Scattered Look-A
head Translation）という展開を施して得られる式
（４）をハードウェアのアーキテクチャとして表したも
のである。第１のブロック８０が伝達関数Ｂ（ｚ）を表
し、第２のブロック９０が伝達関数Ａ（−ｚ）を表し、
第３のブロック１００が伝達関数１／［Ａ（−ｚ）＊Ａ
（ｚ）］を表す。Ｚ−１は遅延を表すので、ある伝達関
数にＺ−１が乗じてあってもなくてもその伝達関数の特
性は等価である。
ク・アヘッド・トランスレーション（Scattered Look-A
head Translation）という展開を施して得られる式
（４）をハードウェアのアーキテクチャとして表したも
のである。第１のブロック８０が伝達関数Ｂ（ｚ）を表
し、第２のブロック９０が伝達関数Ａ（−ｚ）を表し、
第３のブロック１００が伝達関数１／［Ａ（−ｚ）＊Ａ
（ｚ）］を表す。Ｚ−１は遅延を表すので、ある伝達関
数にＺ−１が乗じてあってもなくてもその伝達関数の特
性は等価である。
【００５２】図５は、図４に示すカスケード接続された
３つのブロック部分８０，９０，１００のそれぞれを転
置（トランスポジション：Transposition ）した形式８
０’，９０’，１００’で表したアーキテクチャを示
す。この転置形式の表現により、第１のブロック部分８
０’において遅延レジスタ８５は加算器８２と加算器８
１との間に挿入され、遅延レジスタ８６は積算器８４と
加算器８２との間に挿入される。また、第２のブロック
部分９０’において、遅延レジスタ９５は加算器９２と
加算器９１との間に挿入され、遅延レジスタ９６は積算
器９４と加算器９２との間に挿入される。同様に、第３
のブロック部分１００’において、遅延レジスタ１０
６，１０７は加算器１０２と加算器１０１との間に挿入
され、遅延レジスタ１０８，１０９は積算器１０５と加
算器１０２との間に挿入される。
３つのブロック部分８０，９０，１００のそれぞれを転
置（トランスポジション：Transposition ）した形式８
０’，９０’，１００’で表したアーキテクチャを示
す。この転置形式の表現により、第１のブロック部分８
０’において遅延レジスタ８５は加算器８２と加算器８
１との間に挿入され、遅延レジスタ８６は積算器８４と
加算器８２との間に挿入される。また、第２のブロック
部分９０’において、遅延レジスタ９５は加算器９２と
加算器９１との間に挿入され、遅延レジスタ９６は積算
器９４と加算器９２との間に挿入される。同様に、第３
のブロック部分１００’において、遅延レジスタ１０
６，１０７は加算器１０２と加算器１０１との間に挿入
され、遅延レジスタ１０８，１０９は積算器１０５と加
算器１０２との間に挿入される。
【００５３】図６は、図５に示されるディジタル・フィ
ルタのブロック１００’に対してリタイミング（Retimi
ng）処理を施したアーキテクチャを示す。このリタイミ
ング処理により、ブロック１００’の遅延レジスタ１０
６，１１０が削除され、新たに遅延レジスタ１１１が加
算器１０１の出力の直後に挿入される。この図６のアー
キテクチャは、図１に示される本発明の第１実施例であ
るディジタル・フィルタのアーキテクチャと全く同一の
構成である。
ルタのブロック１００’に対してリタイミング（Retimi
ng）処理を施したアーキテクチャを示す。このリタイミ
ング処理により、ブロック１００’の遅延レジスタ１０
６，１１０が削除され、新たに遅延レジスタ１１１が加
算器１０１の出力の直後に挿入される。この図６のアー
キテクチャは、図１に示される本発明の第１実施例であ
るディジタル・フィルタのアーキテクチャと全く同一の
構成である。
【００５４】図６においては、伝達関数Ｂ（ｚ）のプロ
ック、伝達関数Ａ（−ｚ）のブロック、伝達関数１／Ａ
（−ｚ）・Ａ（ｚ）のブロックの順で直列に接続されて
いるが、これら３つのブロックの接続順序は任意であ
り、たとえば、伝達関数１／Ａ（−ｚ）・Ａ（ｚ）のブ
ロック、伝達関数Ｂ（ｚ）のブロック、伝達関数Ａ（−
ｚ）のブロックの順で直列に接続してもフィルタ特性は
変化しない。これは、式（４）から明らかである。
ック、伝達関数Ａ（−ｚ）のブロック、伝達関数１／Ａ
（−ｚ）・Ａ（ｚ）のブロックの順で直列に接続されて
いるが、これら３つのブロックの接続順序は任意であ
り、たとえば、伝達関数１／Ａ（−ｚ）・Ａ（ｚ）のブ
ロック、伝達関数Ｂ（ｚ）のブロック、伝達関数Ａ（−
ｚ）のブロックの順で直列に接続してもフィルタ特性は
変化しない。これは、式（４）から明らかである。
【００５５】以上、図１５、図３、図４、図５および図
６の回路構成を経て図１の回路構成に至る説明より、本
発明の第１の実施例である図１に示すディジタル・フィ
ルタが数学的には図１５に示される２次の直接形ＩＩＲ
フィルタと等価であることがわかる。そして、図１に示
されるディジタル・フィルタにおいては、１サイクルの
計算時間を決定する演算器のチェイン構造として、１個
の積算器と１個の加算器とで構成されるマルチプライヤ
ー・アダー・チェインだけであるので、ここで必要な演
算処理の時間がほぼ積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。
６の回路構成を経て図１の回路構成に至る説明より、本
発明の第１の実施例である図１に示すディジタル・フィ
ルタが数学的には図１５に示される２次の直接形ＩＩＲ
フィルタと等価であることがわかる。そして、図１に示
されるディジタル・フィルタにおいては、１サイクルの
計算時間を決定する演算器のチェイン構造として、１個
の積算器と１個の加算器とで構成されるマルチプライヤ
ー・アダー・チェインだけであるので、ここで必要な演
算処理の時間がほぼ積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。
【００５６】図１のＩＩＲフィルタを図７に示すアーキ
テクチャに変形することもできる。この図７に示される
ＩＩＲフィルタは、図１に示されるＩＩＲフィルタに４
個の加算器１２１，１３１，１４１，１４２と、４個の
積算器１２２，１３２，１４３，１４４とを追加したも
のである。第１のトランスバーサル・フィルタ１２０に
おいては、加算器１２１が遅延レジスタ１５と加算器１
１との間に挿入されるとともに、積算器１２２が信号入
力端１０と加算器１２１との間に接続される。第２のト
ランスバーサル・フィルタ１３０においては、加算器１
３１が遅延レジスタ２４と加算器２０との間に挿入され
るとともに、積算器１３２が遅延レジスタＤＲ1 と加算
器１３１との間に接続される。また、第３のトランスバ
ーサル・フィルタ１４０においては、、加算器１４１が
遅延レジスタ３３と加算器ＡＤとの間に挿入され、積算
器１４３が信号出力端４０と加算器１４１との間に接続
され、加算器１４２が遅延レジスタ３５と遅延レジスタ
３４との間に挿入され、積算器１４４が信号出力端４０
と加算器１４２との間に接続される。
テクチャに変形することもできる。この図７に示される
ＩＩＲフィルタは、図１に示されるＩＩＲフィルタに４
個の加算器１２１，１３１，１４１，１４２と、４個の
積算器１２２，１３２，１４３，１４４とを追加したも
のである。第１のトランスバーサル・フィルタ１２０に
おいては、加算器１２１が遅延レジスタ１５と加算器１
１との間に挿入されるとともに、積算器１２２が信号入
力端１０と加算器１２１との間に接続される。第２のト
ランスバーサル・フィルタ１３０においては、加算器１
３１が遅延レジスタ２４と加算器２０との間に挿入され
るとともに、積算器１３２が遅延レジスタＤＲ1 と加算
器１３１との間に接続される。また、第３のトランスバ
ーサル・フィルタ１４０においては、、加算器１４１が
遅延レジスタ３３と加算器ＡＤとの間に挿入され、積算
器１４３が信号出力端４０と加算器１４１との間に接続
され、加算器１４２が遅延レジスタ３５と遅延レジスタ
３４との間に挿入され、積算器１４４が信号出力端４０
と加算器１４２との間に接続される。
【００５７】このＩＩＲフィルタにおいて、加算器１１
と遅延レジスタＤＲ1 、加算器２０と遅延レジスタＤＲ
2 および加算器ＡＤと遅延レジスタＤＲ3 は、それぞれ
アダー・レジスタ・ブロック１５０，１６０，１７０を
構成している。また、３個の積算器１２２，１３，１４
と２個の加算器１２１，１２と２個の遅延レジスタ１
５，１６とからなるトランスバーサル・フィルタ１２０
は、２次の転置形ＦＩＲフィルタである。同様に、３個
の積算器１３２，２２，２３と２個の加算器１３１，２
１と２個の遅延レジスタ２４，２５とからなるトランス
バーサル・フィルタ１３０も２次の転置形ＦＩＲフィル
タである。また、４個の積算器１４３，３１，１４４，
３２と３個の加算器１４１，３０，１４２と３個の遅延
レジスタ３３，３４，３５とからなるトランスバーサル
・フィルタ１４０は、３次の転置形ＦＩＲフィルタであ
る。
と遅延レジスタＤＲ1 、加算器２０と遅延レジスタＤＲ
2 および加算器ＡＤと遅延レジスタＤＲ3 は、それぞれ
アダー・レジスタ・ブロック１５０，１６０，１７０を
構成している。また、３個の積算器１２２，１３，１４
と２個の加算器１２１，１２と２個の遅延レジスタ１
５，１６とからなるトランスバーサル・フィルタ１２０
は、２次の転置形ＦＩＲフィルタである。同様に、３個
の積算器１３２，２２，２３と２個の加算器１３１，２
１と２個の遅延レジスタ２４，２５とからなるトランス
バーサル・フィルタ１３０も２次の転置形ＦＩＲフィル
タである。また、４個の積算器１４３，３１，１４４，
３２と３個の加算器１４１，３０，１４２と３個の遅延
レジスタ３３，３４，３５とからなるトランスバーサル
・フィルタ１４０は、３次の転置形ＦＩＲフィルタであ
る。
【００５８】なお、図１のＩＩＲフィルタに追加された
４個の積算器１２２，１３２，１４３，１４４の各係数
はそれぞれ０であるので、加算器１２１，１３１，１４
１，１４２はそれぞれバッファとして機能する。したが
って、図７における加算器１１，２０，ＡＤのそれぞれ
の入力信号はこれら４個の加算器１２１，１３１，１４
１，１４２と４個の積算器１２２，１３２，１４３，１
４４とを追加する前と同じである。したがって、図１の
ＩＩＲフィルタと図７のＩＩＲフィルタとは等価であ
る。このように、本発明の第１実施例によるこのＩＩＲ
フィルタは、３個のアダー・レジスタ・ブロック１５
０，１６０，１７０と、３個のＦＩＲフィルタ１２０，
１３０，１４０とから構成されるということになる。
４個の積算器１２２，１３２，１４３，１４４の各係数
はそれぞれ０であるので、加算器１２１，１３１，１４
１，１４２はそれぞれバッファとして機能する。したが
って、図７における加算器１１，２０，ＡＤのそれぞれ
の入力信号はこれら４個の加算器１２１，１３１，１４
１，１４２と４個の積算器１２２，１３２，１４３，１
４４とを追加する前と同じである。したがって、図１の
ＩＩＲフィルタと図７のＩＩＲフィルタとは等価であ
る。このように、本発明の第１実施例によるこのＩＩＲ
フィルタは、３個のアダー・レジスタ・ブロック１５
０，１６０，１７０と、３個のＦＩＲフィルタ１２０，
１３０，１４０とから構成されるということになる。
【００５９】この図７に示されるディジタル・フィルタ
は、そのフィルタリング処理が２個のアダー・レジスタ
・ブロック１５０，１６０、さらに詳しくは２個の遅延
レジスタＤＲ1 ，ＤＲ2 により、３個の信号処理部、即
ちアダー・レジスタ・ブロック１５０とＦＩＲフィルタ
１２０とで構成される第１の信号処理部と、アダー・レ
ジスタ・ブロック１６０とＦＩＲフィルタ１３０とで構
成される第２の信号処理部と、アダー・レジスタ・ブロ
ック１７０とＦＩＲフィルタ１４０とで構成される第３
の信号処理部とに分割されている。
は、そのフィルタリング処理が２個のアダー・レジスタ
・ブロック１５０，１６０、さらに詳しくは２個の遅延
レジスタＤＲ1 ，ＤＲ2 により、３個の信号処理部、即
ちアダー・レジスタ・ブロック１５０とＦＩＲフィルタ
１２０とで構成される第１の信号処理部と、アダー・レ
ジスタ・ブロック１６０とＦＩＲフィルタ１３０とで構
成される第２の信号処理部と、アダー・レジスタ・ブロ
ック１７０とＦＩＲフィルタ１４０とで構成される第３
の信号処理部とに分割されている。
【００６０】図７のディジタル・フィルタにおいては、
１サイクルの計算に必要な時間を決定する最も長い演算
器のチェイン構造として、積算器１２２と加算器１２
１，１１とからなるマルチプライヤー・アダー・チェイ
ン、積算器１３２と加算器１３１，２０とからなるマル
チプライヤー・アダー・チェイン、および積算器１４３
と加算器１４１，ＡＤとからなるマルチプライヤー・ア
ダー・チェインがある。これら３つのマルチプライヤー
・アダー・チェインのいずれにおいても、１サイクルの
計算に要する時間は積算器１個と加算器２個にそれぞれ
必要な演算時間の和ということになる。しかしながら、
積算器１２２，１３２，１４３の係数は０であるので、
積算器１２２，１３２，１４３および加算器１２１，１
３１，１４１において実際に演算が行われることはな
い。したがって、アダー・レジスタ・ブロック１５０，
１６０，１７０と、２次形ＦＩＲフィルタ１２０，１３
０と、３次形ＦＩＲフィルタ１４０とで構成される図７
のディジタル・フィルタにおいても、１サイクルの計算
に要する時間はＦＩＲフィルタ１２０，１３０，１４０
内の積算器１個と加算器１個とで構成されるマルチプラ
イヤー・アダー・チェインでの演算時間すなわち積算器
１個と加算器１個にそれぞれ必要な演算時間の和であ
る。
１サイクルの計算に必要な時間を決定する最も長い演算
器のチェイン構造として、積算器１２２と加算器１２
１，１１とからなるマルチプライヤー・アダー・チェイ
ン、積算器１３２と加算器１３１，２０とからなるマル
チプライヤー・アダー・チェイン、および積算器１４３
と加算器１４１，ＡＤとからなるマルチプライヤー・ア
ダー・チェインがある。これら３つのマルチプライヤー
・アダー・チェインのいずれにおいても、１サイクルの
計算に要する時間は積算器１個と加算器２個にそれぞれ
必要な演算時間の和ということになる。しかしながら、
積算器１２２，１３２，１４３の係数は０であるので、
積算器１２２，１３２，１４３および加算器１２１，１
３１，１４１において実際に演算が行われることはな
い。したがって、アダー・レジスタ・ブロック１５０，
１６０，１７０と、２次形ＦＩＲフィルタ１２０，１３
０と、３次形ＦＩＲフィルタ１４０とで構成される図７
のディジタル・フィルタにおいても、１サイクルの計算
に要する時間はＦＩＲフィルタ１２０，１３０，１４０
内の積算器１個と加算器１個とで構成されるマルチプラ
イヤー・アダー・チェインでの演算時間すなわち積算器
１個と加算器１個にそれぞれ必要な演算時間の和であ
る。
【００６１】図８は、本発明によるディジタル・フィル
タの第２実施例のアーキテクチャを示す。この実施例の
ＩＩＲフィルタは、図１のＩＩＲフィルタに３個の加算
器１８１，１９１，２０１と３個の積算器１８２，１９
２，２０２と、４個の遅延レジスタ１８３，１９３，２
０３，２０４とを追加したものである。第１のトランス
バーサル・フィルタ１８０において、加算器１８１は積
算器１４と遅延レジスタ１６との間に挿入され、積算器
１８２は信号入力端１０に接続され、遅延レジスタ１８
３は積算器１８２と加算器１８１との間に接続される。
第２のトランスバーサル・フィルタ１９０において、加
算器１９１は積算器２３と遅延レジスタ２５との間に挿
入され、積算器１９２は第１の遅延レジスタＤＲ1 の出
力端子に接続され、遅延レジスタ１９３は積算器１９２
と加算器１９１との間に接続される。第３のトランスバ
ーサル・フィルタ２００において加算器２０１は積算器
３２と遅延レジスタ３５との間に挿入され、積算器２０
２は信号出力端４０に接続され、遅延レジスタ２０４，
２０３は積算器２０２と加算器２０１との間に直列に接
続される。この図８のディジタル・フィルタは、図１６
に示される直接形の３次のＩＩＲフィルタと数学的に等
価である。
タの第２実施例のアーキテクチャを示す。この実施例の
ＩＩＲフィルタは、図１のＩＩＲフィルタに３個の加算
器１８１，１９１，２０１と３個の積算器１８２，１９
２，２０２と、４個の遅延レジスタ１８３，１９３，２
０３，２０４とを追加したものである。第１のトランス
バーサル・フィルタ１８０において、加算器１８１は積
算器１４と遅延レジスタ１６との間に挿入され、積算器
１８２は信号入力端１０に接続され、遅延レジスタ１８
３は積算器１８２と加算器１８１との間に接続される。
第２のトランスバーサル・フィルタ１９０において、加
算器１９１は積算器２３と遅延レジスタ２５との間に挿
入され、積算器１９２は第１の遅延レジスタＤＲ1 の出
力端子に接続され、遅延レジスタ１９３は積算器１９２
と加算器１９１との間に接続される。第３のトランスバ
ーサル・フィルタ２００において加算器２０１は積算器
３２と遅延レジスタ３５との間に挿入され、積算器２０
２は信号出力端４０に接続され、遅延レジスタ２０４，
２０３は積算器２０２と加算器２０１との間に直列に接
続される。この図８のディジタル・フィルタは、図１６
に示される直接形の３次のＩＩＲフィルタと数学的に等
価である。
【００６２】図９は、本発明によるディジタル・フィル
タの第３実施例のアーキテクチャを示す。このディジタ
ル・フィルタは、図１７に示される直接形のＮ次のＩＩ
Ｒフィルタと数学的に等価である。
タの第３実施例のアーキテクチャを示す。このディジタ
ル・フィルタは、図１７に示される直接形のＮ次のＩＩ
Ｒフィルタと数学的に等価である。
【００６３】上述した第２実施例及び第３実施例から明
らかなように、直接形のＩＩＲフィルタの次数が１つ上
がる度に、図１に示される第１実施例の信号処理部ＴＦ
1 においては１個の積算器と１個の加算器と１個の遅延
レジスタとが梯子のように増加し、信号処理部ＴＦ2 に
おいては１個の積算器と１個の加算器と１個の遅延レジ
スタとが梯子のように増加し、信号処理部ＴＦ3 におい
ては１個の積算器と１個の加算器と２個の遅延レジスタ
とが梯子のように増加することになる。
らかなように、直接形のＩＩＲフィルタの次数が１つ上
がる度に、図１に示される第１実施例の信号処理部ＴＦ
1 においては１個の積算器と１個の加算器と１個の遅延
レジスタとが梯子のように増加し、信号処理部ＴＦ2 に
おいては１個の積算器と１個の加算器と１個の遅延レジ
スタとが梯子のように増加し、信号処理部ＴＦ3 におい
ては１個の積算器と１個の加算器と２個の遅延レジスタ
とが梯子のように増加することになる。
【００６４】本発明の第３実施例である図９のディジタ
ル・フィルタは、第１実施例と同様に図１０または図１
１に示すアーキテクチャに変形することができる。
ル・フィルタは、第１実施例と同様に図１０または図１
１に示すアーキテクチャに変形することができる。
【００６５】図１０のディジタル・フィルタは、図９の
ディジタル・フィルタに６個の積算器２４１，２５１，
２６５，２６６，２６７，２６８と４個の加算器２６
１，２６２，２６３，２６４を追加したものであり、図
２に示される第１実施例の変形と同様に、３個のトラン
スバーサル・フィルタ２４０，２５０，２６０と、３個
の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3 と、１個の加算
器ＡＤとから構成されることになる。トランスバーサル
・フィルタ２４０，２５０，２６０は転置形のＦＩＲフ
ィルタであり、それらの次数はそれぞれＮ，Ｎ，２Ｎ−
１（ＮはＮ≧２の整数）である。このディジタル・フィ
ルタは遅延レジスタＤＲ1 ，ＤＲ2 によって３個の信号
処理部に分割されており、Ｎ次のＦＩＲフィルタ２４０
が伝達関数Ｂ（ｚ）の第１の信号処理部であり、Ｎ次の
ＦＩＲフィルタ２５０が伝達関数Ａ（−ｚ）の第２の信
号処理部であり、加算器ＡＤ、遅延レジスタＤＲ3 およ
び２Ｎ−１次のＦＩＲフィルタ２６０で構成される回路
が伝達関数１／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理
部となっている。ここで、第１の信号処理部、第２の信
号処理部、第３の信号処理部を任意の順で入れ替えても
フィルタ特性は変化しない。
ディジタル・フィルタに６個の積算器２４１，２５１，
２６５，２６６，２６７，２６８と４個の加算器２６
１，２６２，２６３，２６４を追加したものであり、図
２に示される第１実施例の変形と同様に、３個のトラン
スバーサル・フィルタ２４０，２５０，２６０と、３個
の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3 と、１個の加算
器ＡＤとから構成されることになる。トランスバーサル
・フィルタ２４０，２５０，２６０は転置形のＦＩＲフ
ィルタであり、それらの次数はそれぞれＮ，Ｎ，２Ｎ−
１（ＮはＮ≧２の整数）である。このディジタル・フィ
ルタは遅延レジスタＤＲ1 ，ＤＲ2 によって３個の信号
処理部に分割されており、Ｎ次のＦＩＲフィルタ２４０
が伝達関数Ｂ（ｚ）の第１の信号処理部であり、Ｎ次の
ＦＩＲフィルタ２５０が伝達関数Ａ（−ｚ）の第２の信
号処理部であり、加算器ＡＤ、遅延レジスタＤＲ3 およ
び２Ｎ−１次のＦＩＲフィルタ２６０で構成される回路
が伝達関数１／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理
部となっている。ここで、第１の信号処理部、第２の信
号処理部、第３の信号処理部を任意の順で入れ替えても
フィルタ特性は変化しない。
【００６６】したがって、この図１０のディジタル・フ
ィルタにおいて、１サイクルの計算に要する時間を決定
する演算器のチェイン構造は、各ＦＩＲフィルタ２４
０，２５０，２６０内における積算器１個と加算器１個
で構成されるマルチプライヤー・アダー・チェインであ
る。いずれのマルチプライヤー・アダー・チェインにお
いても、１サイクル内の演算処理に必要な時間は積算器
１個と加算器１個でそれぞれ必要とされる演算時間の和
を越えないことがわかる。なお、第３の信号処理部にお
ける演算器のチェイン構造として、積算器２６５、加算
器２６１および加算器ＡＤとで構成されるマルチプライ
ヤー・アダー・チェインがあるが、積算器２６５の係数
が０であるので、このマルチプライヤー・アダー・チェ
インの演算時間は事実上加算器ＡＤの演算時間だけとな
る。
ィルタにおいて、１サイクルの計算に要する時間を決定
する演算器のチェイン構造は、各ＦＩＲフィルタ２４
０，２５０，２６０内における積算器１個と加算器１個
で構成されるマルチプライヤー・アダー・チェインであ
る。いずれのマルチプライヤー・アダー・チェインにお
いても、１サイクル内の演算処理に必要な時間は積算器
１個と加算器１個でそれぞれ必要とされる演算時間の和
を越えないことがわかる。なお、第３の信号処理部にお
ける演算器のチェイン構造として、積算器２６５、加算
器２６１および加算器ＡＤとで構成されるマルチプライ
ヤー・アダー・チェインがあるが、積算器２６５の係数
が０であるので、このマルチプライヤー・アダー・チェ
インの演算時間は事実上加算器ＡＤの演算時間だけとな
る。
【００６７】図１１に示されるディジタル・フィルタ
は、図９のディジタル・フィルタに６個の積算器２７
１，２８１，２９１，２９２，２９３，２９４と６個の
加算器２７２，２８２，２９５，２９６，２９７，２９
８とを追加したものであり、図７に示される第１実施例
の変形と同様に、３個のトランスバーサル・フィルタ２
７０，２８０，２９０と３個のアダー・レジスタ・ブロ
ック３００，３１０，３２０とから構成されることにな
る。トランスバーサル・フィルタ２７０，２８０，２９
０のいずれも転置形のＦＩＲフィルタであり、その次数
はそれぞれＮ，Ｎ，２Ｎ−１（ＮはＮ≧２の整数）であ
る。このディジタル・フィルタはアダー・レジスタ・ブ
ロック３００，３１０、さらに詳しくは遅延レジスタＤ
Ｒ1 ，ＤＲ2によって３つの信号処理部に分割されてい
る。アダー・レジスタ・ブロック３００とＮ次のＦＩＲ
フィルタ２７０とが伝達関数Ｂ（ｚ）の第１の信号処理
部を構成し、アダー・レジスタ・ブロック３１０とＮ次
のＦＩＲフィルタ２８０とが伝達関数Ａ（−ｚ）の第２
の信号処理部を構成し、アダー・レジスタ・ブロック３
２０とＮ−１次のＦＩＲフィルタ２９０とが伝達関数１
／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理部を構成す
る。ここで、第１、第２および第３の信号処理部を並べ
替えても何ら問題はない。
は、図９のディジタル・フィルタに６個の積算器２７
１，２８１，２９１，２９２，２９３，２９４と６個の
加算器２７２，２８２，２９５，２９６，２９７，２９
８とを追加したものであり、図７に示される第１実施例
の変形と同様に、３個のトランスバーサル・フィルタ２
７０，２８０，２９０と３個のアダー・レジスタ・ブロ
ック３００，３１０，３２０とから構成されることにな
る。トランスバーサル・フィルタ２７０，２８０，２９
０のいずれも転置形のＦＩＲフィルタであり、その次数
はそれぞれＮ，Ｎ，２Ｎ−１（ＮはＮ≧２の整数）であ
る。このディジタル・フィルタはアダー・レジスタ・ブ
ロック３００，３１０、さらに詳しくは遅延レジスタＤ
Ｒ1 ，ＤＲ2によって３つの信号処理部に分割されてい
る。アダー・レジスタ・ブロック３００とＮ次のＦＩＲ
フィルタ２７０とが伝達関数Ｂ（ｚ）の第１の信号処理
部を構成し、アダー・レジスタ・ブロック３１０とＮ次
のＦＩＲフィルタ２８０とが伝達関数Ａ（−ｚ）の第２
の信号処理部を構成し、アダー・レジスタ・ブロック３
２０とＮ−１次のＦＩＲフィルタ２９０とが伝達関数１
／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理部を構成す
る。ここで、第１、第２および第３の信号処理部を並べ
替えても何ら問題はない。
【００６８】図１１のディジタル・フィルタにおいて、
１サイクルの計算に要する時間を決定する演算器のチェ
イン構造は、各ＦＩＲフィルタ２７０，２８０，２９０
内において積算器１個と加算器１個とで構成されるマル
チプライヤー・アダー・チェインである。したがって、
このディジタル・フィルタにおいて、１サイクルで必要
な演算処理の時間は積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。
なお、演算器のチェイン構造として積算器２７１と加算
器２７２，１１とで構成されるマルチプライヤー・アダ
ー・チェインがあるが、積算器２７１の係数が０である
ので、このマルチプライヤー・アダー・チェインの演算
時間は事実上加算器１１の演算時間だけである。
１サイクルの計算に要する時間を決定する演算器のチェ
イン構造は、各ＦＩＲフィルタ２７０，２８０，２９０
内において積算器１個と加算器１個とで構成されるマル
チプライヤー・アダー・チェインである。したがって、
このディジタル・フィルタにおいて、１サイクルで必要
な演算処理の時間は積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。
なお、演算器のチェイン構造として積算器２７１と加算
器２７２，１１とで構成されるマルチプライヤー・アダ
ー・チェインがあるが、積算器２７１の係数が０である
ので、このマルチプライヤー・アダー・チェインの演算
時間は事実上加算器１１の演算時間だけである。
【００６９】また、積算器２８１と加算器２８２，２０
とで構成されるマルチプライヤー・アダー・チェイン、
積算器２９１と加算器２９５，ＡＤとで構成されるマル
チプライヤー・アダー・チェインについても上記と同様
となる。
とで構成されるマルチプライヤー・アダー・チェイン、
積算器２９１と加算器２９５，ＡＤとで構成されるマル
チプライヤー・アダー・チェインについても上記と同様
となる。
【００７０】上記した実施例から明らかなように、直接
形のＮ次のＩＩＲフィルタ（ＮはＮ≧２の整数）は、２
個の転置形のＮ次のＦＩＲフィルタと１個の転置形の２
Ｎ−１次のＦＩＲフィルタと３個の遅延レジスタと１個
の加算器、または３個のアダー・レジスタ・ブロックと
２個の転置形のＮ次のＦＩＲフィルタと１個の転置形の
２Ｎ−１次のＦＩＲフィルタとから構成されるディジタ
ル・フィルタに展開できる。この展開されたディジタル
・フィルタは、そのフィルタリング処理が各信号処理部
の間に接続される２個の遅延レジスタにより３つの信号
処理部に分割される構造となっており、これら３つの信
号処理部はその必要な演算処理の時間が積算器１個と加
算器１個とで構成されるマルチプライヤー・アダー・チ
ェインの積算器１個と加算器１個においてそれぞれ必要
とされる演算時間の和であるので高速の演算処理が行え
る。また、このディジタル・フィルタにおいては、フィ
ルタの次数がいくら増加しても、演算処理時間を決定す
る演算器のチェイン構造が１個の積算器と１個の加算器
で構成されるマルチプライヤー・アダー・チェインのま
まであるので、演算処理に要する時間は変わらない。
形のＮ次のＩＩＲフィルタ（ＮはＮ≧２の整数）は、２
個の転置形のＮ次のＦＩＲフィルタと１個の転置形の２
Ｎ−１次のＦＩＲフィルタと３個の遅延レジスタと１個
の加算器、または３個のアダー・レジスタ・ブロックと
２個の転置形のＮ次のＦＩＲフィルタと１個の転置形の
２Ｎ−１次のＦＩＲフィルタとから構成されるディジタ
ル・フィルタに展開できる。この展開されたディジタル
・フィルタは、そのフィルタリング処理が各信号処理部
の間に接続される２個の遅延レジスタにより３つの信号
処理部に分割される構造となっており、これら３つの信
号処理部はその必要な演算処理の時間が積算器１個と加
算器１個とで構成されるマルチプライヤー・アダー・チ
ェインの積算器１個と加算器１個においてそれぞれ必要
とされる演算時間の和であるので高速の演算処理が行え
る。また、このディジタル・フィルタにおいては、フィ
ルタの次数がいくら増加しても、演算処理時間を決定す
る演算器のチェイン構造が１個の積算器と１個の加算器
で構成されるマルチプライヤー・アダー・チェインのま
まであるので、演算処理に要する時間は変わらない。
【００７１】ここで、本発明のディジタル・フィルタの
一般的な例である第３実施例の図９に示されるＮ次のＩ
ＩＲフィルタをブロック図で表すと、図１２または図１
３に示すような構造となる。図１２は図１０のディジタ
ル・フィルタをブロックで表したものであり、図１３は
図１１のディジタル・フィルタをブロックで表したもの
である。図１２において、加算器ＡＤと遅延レジスタＤ
Ｒ3 とはアダー・レジスタ・ブロック２６９を構成する
ことになる。また、図１または図８に示す本発明の第１
実施例または第２実施例も図１２および図１３のような
ブロック図として表すことができることは当然である。
一般的な例である第３実施例の図９に示されるＮ次のＩ
ＩＲフィルタをブロック図で表すと、図１２または図１
３に示すような構造となる。図１２は図１０のディジタ
ル・フィルタをブロックで表したものであり、図１３は
図１１のディジタル・フィルタをブロックで表したもの
である。図１２において、加算器ＡＤと遅延レジスタＤ
Ｒ3 とはアダー・レジスタ・ブロック２６９を構成する
ことになる。また、図１または図８に示す本発明の第１
実施例または第２実施例も図１２および図１３のような
ブロック図として表すことができることは当然である。
【００７２】また、図１２，図１３において、遅延レジ
スタＤＲ1,ＤＲ2 はこのディジタル・フィルタの特性に
は全く影響しないので、演算時間がそれほど問題になら
ない場合にはこれら２つの遅延レジスタを取り除いても
構わない。
スタＤＲ1,ＤＲ2 はこのディジタル・フィルタの特性に
は全く影響しないので、演算時間がそれほど問題になら
ない場合にはこれら２つの遅延レジスタを取り除いても
構わない。
【００７３】図１４は、図１に示す本発明の第１実施例
のフロアー・プランすなわち半導体集積回路として製作
するときのハード・ウエアのレイアウトを示す。図１４
から明らかなように、図１の各要素が横に直線状に配置
されてディジタル・フィルタが実現されており、このフ
ロアー・プランは非常に簡素な構造となっている。この
ような実施例において、「端子」とは、集積回路の内部
端子、すなわち相互配線の一部を意味する。図８および
図９に示す本発明の第２実施例および第３実施例も、上
記第１実施例と同様に簡素なフロター・プランとしてハ
ード・ウエアを実現できる。
のフロアー・プランすなわち半導体集積回路として製作
するときのハード・ウエアのレイアウトを示す。図１４
から明らかなように、図１の各要素が横に直線状に配置
されてディジタル・フィルタが実現されており、このフ
ロアー・プランは非常に簡素な構造となっている。この
ような実施例において、「端子」とは、集積回路の内部
端子、すなわち相互配線の一部を意味する。図８および
図９に示す本発明の第２実施例および第３実施例も、上
記第１実施例と同様に簡素なフロター・プランとしてハ
ード・ウエアを実現できる。
【００７４】
【発明の効果】上述したように、本発明によれば、直接
形のＩＩＲディジタル・フィルタを、図１２に示すよう
に３個の転置形のＦＩＲフィルタ（トランスバーサル・
フィルタ）と３個の遅延レジスタと１個の加算器とを有
する第１の形態（ただし、ＤＲ1，ＤＲ2は省略可能かつ
各処理部は入れ替え可能）、または図１３に示すように
３個のアダー・レジスタ・ブロックと３個の転置形のＦ
ＩＲフィルタ（トランスバーサル・フィルタ）とを有す
る第２の形態（ただし、ＤＲ1，ＤＲ2は省略可能かつ各
処理部は入れ替え可能）にシステマチックに展開するこ
とができ、上記構造のディジタル・フィルタにおいて１
サイクルの計算に要する時間はそのフィルタの次数に関
係なく積算器１個と加算器１個においてそれぞれ必要と
される演算時間の和であるので、フィルタの次数を高く
上げながらもその演算処理時間が短いＩＩＲディジタル
・フィルタを提供することができる。したがって、周波
数特性を犠牲にすることなく高速なディジタル・フィル
タが実現される。また、シリコン・コンパイラによるＶ
ＬＳＩレイアウトの自動合成を容易に行うことができ
る。
形のＩＩＲディジタル・フィルタを、図１２に示すよう
に３個の転置形のＦＩＲフィルタ（トランスバーサル・
フィルタ）と３個の遅延レジスタと１個の加算器とを有
する第１の形態（ただし、ＤＲ1，ＤＲ2は省略可能かつ
各処理部は入れ替え可能）、または図１３に示すように
３個のアダー・レジスタ・ブロックと３個の転置形のＦ
ＩＲフィルタ（トランスバーサル・フィルタ）とを有す
る第２の形態（ただし、ＤＲ1，ＤＲ2は省略可能かつ各
処理部は入れ替え可能）にシステマチックに展開するこ
とができ、上記構造のディジタル・フィルタにおいて１
サイクルの計算に要する時間はそのフィルタの次数に関
係なく積算器１個と加算器１個においてそれぞれ必要と
される演算時間の和であるので、フィルタの次数を高く
上げながらもその演算処理時間が短いＩＩＲディジタル
・フィルタを提供することができる。したがって、周波
数特性を犠牲にすることなく高速なディジタル・フィル
タが実現される。また、シリコン・コンパイラによるＶ
ＬＳＩレイアウトの自動合成を容易に行うことができ
る。
【図１】本発明によるＩＩＲディジタル・フィルタの第
１実施例のアーキテクチャを示す図である。
１実施例のアーキテクチャを示す図である。
【図２】図１のＩＩＲディジタル・フィルタを変形した
アーキテクチャを示す図である。
アーキテクチャを示す図である。
【図３】式（２）をＩＩＲディジタル・フィルタのアー
キテクチャで表した図である。
キテクチャで表した図である。
【図４】式（４）をＩＩＲディジタル・フィルタのアー
キテクチャで表した図である。
キテクチャで表した図である。
【図５】図４に示すカスケード接続された３つのブロッ
ク部分の夫々を転置（トランスポジション）した形式で
表したアーキテクチャを示す図である。
ク部分の夫々を転置（トランスポジション）した形式で
表したアーキテクチャを示す図である。
【図６】図５に示すＩＩＲディジタル・フィルタのブロ
ック部１００’に対してリタイミング処理を施したアー
キテクチャを示す図である。
ック部１００’に対してリタイミング処理を施したアー
キテクチャを示す図である。
【図７】図１のＩＩＲディジタル・フィルタを変形した
アーキテクチャを示す図である。
アーキテクチャを示す図である。
【図８】本発明によるＩＩＲディジタル・フィルタの第
２実施例のアーキテクチャを示す図である。
２実施例のアーキテクチャを示す図である。
【図９】本発明によるＩＩＲディジタル・フィルタの第
３実施例のアーキテクチャを示す図である。
３実施例のアーキテクチャを示す図である。
【図１０】図９のＩＩＲディジタル・フィルタを変形し
たアーキテクチャを示す図である。
たアーキテクチャを示す図である。
【図１１】図９のＩＩＲディジタル・フィルタを変形し
たアーキテクチャを示す図である。
たアーキテクチャを示す図である。
【図１２】図１０のＩＩＲディジタル・フィルタをブロ
ック形式で表した図である。
ック形式で表した図である。
【図１３】図１１のＩＩＲディジタル・フィルタをブロ
ック形式で表した図である。
ック形式で表した図である。
【図１４】図１のＩＩＲディジタル・フィルタのフロア
ー・プランを示す図である。
ー・プランを示す図である。
【図１５】直接形の２次形無限インパルス応答のディジ
タル・フィルタのアーキテクチャを示す図である。
タル・フィルタのアーキテクチャを示す図である。
【図１６】直接形の３次形無限インパルス応答のＩＩＲ
ディジタル・フィルタのアーキテクチャを示す図であ
る。
ディジタル・フィルタのアーキテクチャを示す図であ
る。
【図１７】直接形のＮ次形無限インパルス応答のＩＩＲ
ディジタル・フィルタのアーキテクチャを示す図であ
る。
ディジタル・フィルタのアーキテクチャを示す図であ
る。
ＴＦ1 第１のトランスバーサル・フィルタ ＴＦ2 第２のトランスバーサル・フィルタ ＴＦ3 第３のトランスバーサル・フィルタ ＤＲ1 第１の遅延レジスタ ＤＲ2 第２の遅延レジスタ ＤＲ3 第３の遅延レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 廣幸 東京都港区北青山３丁目６番12号 青山 富士ビル日本テキサス・インスツルメン ツ株式会社内 (56)参考文献 特開 平２−108319（ＪＰ，Ａ) 特開 平２−48813（ＪＰ，Ａ) ＩＣＡＳＳＰ−92．，1992 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎ ｆｅｒｅｎｃｅ ｏｎ Ａ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅ ｃｈ ａｎｄ Ｓｉｇｎａｌ Ｐ (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ) ＥＰＡＴ（ＱＵＥＳＴＥＬ)
Claims (12)
- 【請求項１】 信号入力端に接続された入力端子を有す
る実質的に転置形の第１のトランスバーサル・フィルタ
と、 上記第１のトランスバーサル・フィルタの出力端子に接
続された入力端子を有する実質的に転置形の第２のトラ
ンスバーサル・フィルタと、 上記第２のトランスバーサル・フィルタの出力端子に接
続された一方の入力端子を有する加算手段と、 上記加算手段の出力端子に接続された入力端子と信号出
力端に接続された出力端子とを有する第1の遅延手段
と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記加算手段の他方の入力端子に接続された出力端子を
有する実質的に転置形の第３のトランスバーサル・フィ
ルタ とを有するＩＩＲディジタル・フィルタ。 - 【請求項２】 上記第１のトランスバーサル・フィルタ
の出力端子と上記第２のトランスバーサル・フィルタの
入力端子との間および／または上記第２のトランスバー
サル・フィルタの出力端子と上記加算手段の一方の入力
端子との間に第２および／または第３の遅延手段を挿入
してなる請求項１に記載のＩＩＲディジタル・フィル
タ。 - 【請求項３】 信号入力端に接続された一方の入力端子
を有する加算手段と、 上記加算手段の出力端子に接続さ
れた入力端子を有する第１の遅延手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記加算手段の他方の入力端子に接続された出力端子と
を有する実質的に転置形の第１のトランスバーサル・フ
ィルタと、 上記第１の遅延手段の出力端子に接続された入力端子を
有する実質的に転置形の第２のトランスバーサル・フィ
ルタと、 上記第２のトランスバーサル・フィルタの出力端子に接
続された入力端子と信号出力端に接続された出力端子と
を有する実質的に転置形の第３のトランスバー サル・フ
ィルタとを有するＩＩＲディジタル・フィルタ。 - 【請求項４】 上記第１の遅延手段の出力端子と上記第
２のトランスバーサル・フィルタの入力端子との間およ
び／または上記第２のトランスバーサル・フィルタの出
力端子と上記第３のトランスバーサル・フィルタの入力
端子との間に第２および／または第３の遅延手段を挿入
してなる請求項３に記載のＩＩＲディジタル・フィル
タ。 - 【請求項５】 信号入力端に接続された入力端子を有す
る実質的に転置形の第１のトランスバーサル・フィルタ
と、 上記第１のトランスバーサル・フィルタの出力端子に接
続された一方の入力端子を有する加算手段と、 上記加算手段の出力端子に接続された入力端子を有する
第１の遅延手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記加算手段の他方の入力端子に接続された出力端子と
を有する実質的に転置形の第２のトランスバーサル・フ
ィルタと、 上記第１の遅延手段の出力端子に接続された入力端子と
信号出力端に接続された出力端子とを有する実質的に転
置形の第３のトランスバーサル・フィルタとを有するＩ
ＩＲディジタル・フィルタ。 - 【請求項６】 上記第１のトランスバーサル・フィルタ
の出力端子と上記加算手段の一方の入力端子との間およ
び／または上記第１の遅延手段の出力端子と上記第３の
トランスバーサル・フィルタの入力端子との間に第２お
よび／または第３の遅延手段を挿入してなる請求項５に
記載のＩＩＲディジタル・フィルタ。 - 【請求項７】 信号入力端に接続された一方の入力端子
を有する第１の加算手段と、 上記信号入力端に接続された入力端子と上記第１の加算
手段の他方の入力端子に接続された出力端子とを有する
実質的に転置形の第１のトランスバーサル・フィルタ
と、 上記第１の加算手段の出力端子に接続された一方の入力
端子を有する第２の加算手段と、 上記第１の加算手段の出力端子に接続された入力端子と
上記第２の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第２のトランスバーサ
ル・フィルタと、 上記第２の加算手段の出力端子に接続された一方の入力
端子を有する第３の加算手段と、 上記第３の加算手段の出力端子に接続された入力端子と
信号出力端に接続された出力端子とを有する第１の遅延
手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記第３の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第３のトランスバーサ
ル・フィルタとを有するＩＩＲディジタル・フィルタ。 - 【請求項８】 上記第１の加算手段の出力端子と上記第
２の加算手段の一方の入力端子および上記第２のトラン
スバーサル・フィルタの入力端子との間および／または
上記第２の加算手段の出力端子と上記第３の加算手段の
一方の入力端子との間に第２および／または第３の遅延
手段を挿入してなる請求項７に記載のＩＩＲディジタル
・フィルタ。 - 【請求項９】 信号入力端に接続された一方の入力端子
を有する第１の加算手段と、 上記第１の加算手段の出力端子に接続された入力端子を
有する第１の遅延手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記第１の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第１のトランスバーサ
ル・フィルタと、 上記第１の遅延手段の出力端子に接続された一方の入力
端子を有する第２の加算手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記第２の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第２のトランスバーサ
ル・フィルタと、 上記第２の加算手段の出力端子に接続された一方の入力
端子と信号出力端に接 続された出力端子とを有する第３
の加算手段と、 上記第２の加算手段の出力端子に接続された入力端子と
上記第３の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第３のトランスバーサ
ル・フィルタとを有するＩＩＲディジタル・フィルタ。 - 【請求項１０】 上記第２の加算手段の出力端子と上記
第３の加算手段の一方の入力端子および上記第３のトラ
ンスバーサル・フィルタの入力端子との間および／また
は上記第３の加算手段の出力端子と上記信号出力端との
間に第２および／または第３の遅延手段を挿入してなる
請求項９に記載のＩＩＲディジタル・フィルタ。 - 【請求項１１】 信号入力端に接続された一方の入力端
子を有する第１の加算手段と、 上記信号入力端に接続された入力端子と上記第１の加算
手段の他方の入力端子に接続された出力端子とを有する
実質的に転置形の第１のトランスバーサル・フィルタ
と、 上記第１の加算手段の出力端子に接続された一方の入力
端子を有する第２の加算手段と、 上記第２の加算手段の出力端子に接続された入力端子を
有する第１の遅延手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記第２の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第２のトランスバーサ
ル・フィルタと、 上記第１の遅延手段の出力端子に接続された一方の入力
端子と信号出力端に接続された出力端子とを有する第３
の加算手段と、 上記第１の遅延手段の出力端子に接続された入力端子と
上記第３の加算手段の他方の入力端子に接続された出力
端子とを有する実質的に転置形の第３のトランスバーサ
ル・フィルタとを有する第３の加算手段と、 - 【請求項１２】 上記第１の加算手段の出力端子と上記
第２の加算手段の一方 の入力端子との間および／または
上記第３の加算手段の出力端子と上記信号出力端との間
に第２および／または第３の遅延手段を挿入してなる請
求項１１に記載のＩＩＲディジタル・フィルタ。
Priority Applications (4)
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|---|---|---|---|
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| EP93301967A EP0566246B1 (en) | 1992-03-18 | 1993-03-16 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09343692A JP3297880B2 (ja) | 1992-03-18 | 1992-03-18 | Ｉｉｒディジタル・フィルタ |
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| JPH05291880A JPH05291880A (ja) | 1993-11-05 |
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Family
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Family Applications (1)
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|---|---|---|---|
| JP09343692A Expired - Fee Related JP3297880B2 (ja) | 1992-03-18 | 1992-03-18 | Ｉｉｒディジタル・フィルタ |
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| EP (1) | EP0566246B1 (ja) |
| JP (1) | JP3297880B2 (ja) |
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| US5905659A (en) * | 1997-10-07 | 1999-05-18 | Rose; Ralph E. | Training a recursive filter by use of derivative function |
| GB2359950B (en) * | 2000-02-29 | 2004-06-30 | Ericsson Telefon Ab L M | Signal filtering |
| FR2808139B1 (fr) | 2000-04-25 | 2003-01-03 | Saint Louis Inst | Procede de filtrage a large dynamique pour filtre numerique recursif implante dans un processeur de signal dsp travaillant avec des nombres entiers |
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|---|---|---|---|---|
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| GB2181008B (en) * | 1985-09-25 | 1989-09-20 | Sony Corp | Infinite impulse response filters |
| US5031132A (en) * | 1990-02-27 | 1991-07-09 | Analogic Corporation | Circuit for convolving a set of digital data |
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-
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-
1993
- 1993-03-09 US US08/028,673 patent/US5523962A/en not_active Expired - Lifetime
- 1993-03-16 DE DE69320681T patent/DE69320681T2/de not_active Expired - Fee Related
- 1993-03-16 EP EP93301967A patent/EP0566246B1/en not_active Expired - Lifetime
Non-Patent Citations (2)
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|---|
| ＩＣＡＳＳＰ−９２．，１９９２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａ |
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ ａｎｄ Ｓｉｇｎａｌ Ｐ |
Also Published As
| Publication number | Publication date |
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| DE69320681D1 (de) | 1998-10-08 |
| DE69320681T2 (de) | 1999-01-21 |
| US5523962A (en) | 1996-06-04 |
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| EP0566246B1 (en) | 1998-09-02 |
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