JPH05291880A - ディジタル・フィルタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 フィルタの次数を高く上げながらも、そのフ
ィルタの演算処理時間が短いディジタル・フィルタを提
供する。 【構成】 信号入力端１０に接続された第１のトランス
バーサル・フィルタＴＦ1 と、この出力端子に接続され
た第１の遅延手段ＤＲ1 と、この出力端子に接続された
第２のトランスバーサル・フィルタＴＦ2 と、これの出
力端子に接続された第２の遅延手段ＤＲ2 と、この出力
端子に接続された加算器ＡＤと、この出力端子に接続さ
れた第３の遅延手段ＤＲ3 を有する。この遅延手段ＤＲ
３の出力は出力端子４０に接続される。また、この出力
は同時に第３のトランスバーサルフィルタＴＦ3 に入力
され、このＴＦ3 の出力は上記加算器ＡＤのもう一方の
入力となっている。このディジタル・フィルタにおいて
は、その１サイクルの計算に必要な時間は、ディジタル
・フィルタの次数に係わらず積算器１個と加算器１個に
それぞれ必要な演算時間の和である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・フィルタに
係り、特に映像信号処理回路のように高速処理が要求さ
れるシステムに用いて好適な高速ディジタル・フィルタ
に関する。

【０００２】

【従来の技術】ディジタル・フィルタには、インパルス
応答の長さの無限なＩＩＲ（InfiniteImpulse Respons
e)フィルタと、インパルス応答の長さの有限なＦＩＲ
（FiniteImpulse Response ）フィルタの２種類があ
る。一般に、すべてのアナログ・フィルタはＩＩＲフィ
ルタへ変換可能であり、ＦＩＲフィルタと比較してＩＩ
Ｒフィルタのほうが急峻な遮断特性を得るのに適してい
る。

【０００３】図１５に、２次のＩＩＲフィルタの直接形
構成を示す。このＩＩＲフィルタは４つの加算器（アダ
ー）３０１，３０２，３０３，３０４と、５つの積算器
（マルチプライヤー）３０５，３０６，３０７，３０
８，３０９と、２つの遅延レジスタ３１０，３１１とか
ら構成される。加算器３０１の一方の入力端子には信号
入力端３００が接続され、他方の入力端子には加算器３
０２の出力端子が接続される。加算器３０１の出力端子
は、積算器３０５の入力端子と遅延レジスタ３１０の入
力端子とに接続される。積算器３０５の出力端子は加算
器３０３の一方の入力端子に接続される。加算器３０３
の他方の入力端子には加算器３０４の出力端子が接続さ
れ、加算器３０３の出力端子は信号出力端３１２に接続
される。遅延レジスタ３１０の出力端子は、積算器３０
６の入力端子と、積算器３０８の入力端子と、遅延レジ
スタ３１１の入力端子とに接続される。遅延レジスタ３
１１の出力端子は、積算器３０７の入力端子と、積算器
３０９の入力端子とに接続される。加算器３０２の一方
の入力端子には積算器３０６の出力端子が接続され、他
方の入力端子には積算器３０７の出力端子が接続され
る。加算器３０４の一方の入力端子には積算器３０８の
出力端子が接続され、他方の入力端子には積算器３０９
の出力端子が接続される。

【０００４】加算器３０１は、入力信号ｘ（ｎ）と加算
器３０２の出力とを加算して出力する。積算器３０５
は、加算器３０１の出力に係数ｂ0 を乗じて出力する。
加算器３０３は、積算器３０５の出力と加算器３０４の
出力とを加算して出力信号ｙ（ｎ）として出力する。遅
延レジスタ３１０は、加算器３０１の出力にある遅延時
間を与えて出力し、遅延レジスタ３１１は遅延レジスタ
３１０の出力にある遅延時間を与えて出力する。積算器
３０６と積算器３０８は、遅延レジスタ３１０の出力に
それぞれ係数ａ1 ，ｂ1 を乗じて出力する。積算器３０
７と積算器３０９は遅延レジスタ３１１の出力に夫々係
数ａ2 ，ｂ2 を乗じて出力する。加算器３０２は積算器
３０６の出力と積算器３０７の出力とを加算して出力
し、加算器３０４は積算器３０８の出力と積算器３０９
の出力とを加算して出力する。

【０００５】このＩＩＲフィルタの周波数特性は各積算
器の係数ａ1 ，ａ2 ，ｂ0 ，ｂ1 およびｂ2 で決定さ
れ、加算器３０１に入力される信号ｘ（ｎ）にはこの周
波数特性に応じたフィルタリング処理が施されて、加算
器３０３から出力信号ｙ（ｎ）が出力される。

【０００６】このようなＩＩＲフィルタにおいて、周波
数特性をより急峻にするためにはフィルタの次数を上げ
る必要がある。例えば、図１５に示す２次のＩＩＲフィ
ルタの次数を上げて３次のＩＩＲフィルタにすると図１
６に示すような構成となり、さらに次数を上げてＮ次の
ＩＩＲフィルタにすると図１７に示すような構成とな
る。

【０００７】図１６に示される３次のＩＩＲフィルタ
は、図１５の２次のＩＩＲフィルタに２個の加算器３１
３，３１４と、１個の遅延レジスタ３１５と、２個の積
算器３１６，３１７とを梯子のように追加したものであ
る。すなわち、積算器３０７と加算器３０２との間に加
算器３１３が挿入され、積算器３０９と加算器３０４と
の間に加算器３１４が挿入され、遅延レジスタ３１１と
積算器３０７および積算器３０９との接続点に遅延レジ
スタ３１５が接続され、遅延レジスタ３１５と加算器３
１３との間に積算器３１６が接続され、遅延レジスタ３
１５と加算器３１４との間に積算器３１７が接続された
ものである。

【０００８】同様に、図１７に示されるＮ次のＩＩＲフ
ィルタは、図１５の２次のＩＩＲフィルタに２Ｎ−４個
の加算器と、Ｎ−２個の遅延レジスタと、２Ｎ−４個の
積算器とを梯子のように追加したものである。このよう
に、直接形のＩＩＲフィルタではフィルタの次数が１つ
上がる度に、１個の遅延レジスタと２個の積算器と２個
の加算器とが梯子のように増加する。

【０００９】

【発明が解決しようとする課題】上記のような直接形の
ＩＩＲフィルタにおいては、加算器が鎖状に直列に接続
される梯子状の構造であるため、フィルタの次数に比例
して、縦続接続される加算器の個数が増大し、ひいては
１サイクル内に行われるべき加算の演算時間が増大す
る。たとえば、１０次のＩＩＲフィルタでは、１０個の
加算器が縦続接続されるため、１サイクル内に加算器１
個の演算時間の１０倍の演算時間が必要となる。しか
し、画像処理分野で使用されるフィルタについて考える
と、画像信号のフィルタリング処理に高速の演算動作が
必要とされ、たとえば現在のテレビジョン・システムに
おいては約６６ナノセカンドという短い時間（１画素サ
イクル）の間に１つの出力を計算しなければならない。
しかるに、直接形の次数の高いＩＩＲフィルタで、この
ような短時間の間に１サイクル分の演算処理を行える次
数の高いＩＩＲフィルタを得ることは、事実上不可能で
ある。

【００１０】本発明は、かかる問題点に鑑みてなされた
もので、フィルタの次数をいくら高くしても演算処理時
間をほぼ一定時間内に抑えられるようなディジタル・フ
ィルタを提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるディジタル・フィルタは、信号入力
端に接続された入力端子を有する実質的に転置形の第１
のトランスバーサル・フィルタと、上記第１のトランス
バーサル・フィルタの出力端子に接続された入力端子を
有する第１の遅手段と、上記第１の遅延手段の出力端子
に接続された実質的に転置形の第２のトランスバーサル
・フィルタと、上記第２のトランスバーサル・フィルタ
の出力端子に接続された入力端子を有する第２の遅延手
段と、上記第２の遅延手段の出力端子に接続された一方
の入力端子を有する加算手段と、上記加算手段の出力端
子に接続された入力端子と信号出力端に接続された出力
端子を有する第３の遅延手段と、上記第３の遅延手段の
出力端子に接続された入力端子と上記加算手段の他方の
入力端子に接続された出力端子を有する実質的に転置形
の第３のトランスバーサル・フィルタとを有する構成と
した。

【００１２】

【作用】本発明によるディジタル・フィルタは、そのフ
ィルタリング処理が第１および第２の遅延手段により３
つのブロック、すなわち第１のトランスバーサル・フィ
ルタからなる第１の処理部と、第２のトランスバーサル
・フィルタからなる第２の処理部と、第１の加算器と第
３の遅延手段と第３のトランスバーサル・フィルタから
なる第３の処理部とに分けられている。第１、第２およ
び第３のトランスバーサル・フィルタは転置形であるの
で、そのフィルタの次数に係わらず、ここで必要な演算
処理の時間はトランスバーサル・フィルタ内において直
列に接続されている積算器１個と加算器１個とにそれそ
ぞれ必要とされる時間の和を越えることはない。また、
第３の処理部は加算器と第３の遅延手段と第３のトラン
スバーサル・フィルタとで構成されるが、加算器および
積算器が鎖状に２個以上接続される構造が第３のトラン
スバーサル・フィルタ以外にはないので、その演算処理
の時間は第３のトランスバーサル・フィルタ内において
直列に接続されている積算器１個と加算器１個とにそれ
ぞれ必要とされる演算時間の和を越えることはない。し
たがって、本発明のディジタル・フィルタは、フィルタ
の次数によらず演算処理に要する時間が短い高速ディジ
タル・フィルタである。

【００１３】また、第１の処理部、第２の処理部、第３
の処理部をそれぞれ入れ替えたとしてもフィルタ特性は
変化しないので、これら３つの処理部はそれぞれ入れ替
えることができる。

【００１４】

【実施例】以下、図１〜図１４を参照して本発明の実施
例を説明する。図１は、本発明によるディジタル・フィ
ルタの第１の実施例のアーキテクチャを示す。このディ
ジタル・フィルタは、それぞれが実質的に転置形である
３個のトランスバーサル・フィルタＴＦ1 ，ＴＦ2 ，Ｔ
Ｆ3 と、３個の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3
と、１個の加算器ＡＤとを有するＩＩＲフィルタであ
る。

【００１５】第１のトランスバーサル・フィルタＴＦ1
は、２個の加算器１１，１２と、２個の積算器１３，１
４と、２個の遅延レジスタ１５，１６とから構成され
る。このディジタル・フィルタの信号入力端１０は、第
１のトランスバーサル・フィルタＴＦ1 において、加算
器１１の一方の入力端子と、積算器１３の入力端子と、
積算器１４の入力端子とに接続される。加算器１１の他
方の入力端子には遅延レジスタ１５の出力端子が接続さ
れ、加算器１１の出力端子は第１のトランスバーサル・
フィルタＴＦ1 の出力端子として第１の遅延レジスタＡ
Ｄ1 の入力端子に接続される。積算器１３の出力端子は
加算器１２の一方の入力端子に接続され、積算器１４の
出力端子は遅延レジスタ１６の入力端子に接続され、遅
延レジスタ１６の出力端子は加算器１２の他方の入力端
子に接続される。加算器１２の入力端子は遅延レジスタ
１５の入力端子に接続される。

【００１６】第２のトランスバーサル・フィルタＴＦ2
は、２個の加算器２０，２１と、２個の積算器２２，２
３と、２個の遅延レジスタ２４，２５とから構成され
る。第１の遅延レジスタＤＲ1 の出力端子は、この第２
のトランスバーサル・フィルタＴＦ2 において、加算器
２０の一方の入力端子と、積算器２２の入力端子と、積
算器２３の入力端子とに接続される。加算器２０の他方
の入力端子には遅延レジスタ２４の出力端子が接続さ
れ、加算器２０の出力端子は第２のトランスバーサル・
フィルタＴＦ2 の出力端子として第２の遅延レジスタＤ
Ｒ2 の入力端子に接続される。積算器２２の出力端子は
加算器２１の一方の入力端子に接続され、積算器２３の
出力端子は遅延レジスタ２５の入力端子に接続され、遅
延レジスタ２５の出力端子は加算器２１の他方の入力端
子に接続される。加算器２１の出力端子は遅延レジスタ
２４の入力端子に接続される。

【００１７】第２の遅延レジスタＤＲ2 の出力端子は加
算器ＡＤの一方の入力端子に接続され、加算器ＡＤの他
方の入力端子には第３のトランスバーサル・フィルタＴ
Ｆ3の出力端子が接続され、加算器ＡＤの出力端子は第
３の遅延レジスタＤＲ3 の入力端子に接続される。第３
の遅延レジスタＤＲ3 の出力端子はこのディジタル・フ
ィルタの信号出力端４０と第３のトランスバーサル・フ
ィルタＴＦ3 の入力端子とに接続される。

【００１８】第３のトランスバーサル・フィルタＴＦ3
は、１個の加算器３０と、２個の積算器３１，３２と、
３個の遅延レジスタ３３，３４，３５とから構成され
る。第３の遅延レジスタＤＲ3 の出力端子は、第３のト
ランスバーサル・フィルタＴＦ3 において、積算器３
１，３２の入力端子に接続される。積算器３１の出力端
子は加算器３０の一方の入力端子に接続され、積算器３
２の出力端子は遅延レジスタ３５の入力端子に接続さ
れ、遅延レジスタ３５の出力端子は遅延レジスタ３４の
入力端子に接続され、遅延レジスタ３４の出力端子は加
算器３０の他方の入力端子に接続される。加算器３０の
出力端子は遅延レジスタ３３の入力端子に接続され、遅
延レジスタ３３の出力端子は第３のトランスバーサル・
フィルタＴＦ3の出力端子として加算器ＡＤの他方の入
力端子に接続される。

【００１９】第１のトランスバーサル・フィルタＴＦ1
において、積算器１３，１４は入力信号ｘ（ｎ）にそれ
ぞれ係数ｂ1 ，ｂ2 を乗じて出力し、遅延レジスタ１６
は積算器１４の出力にある遅延時間を与えて出力し、加
算器１２は積算器１３の出力と遅延レジスタ１６の出力
とを加算して出力し、遅延レジスタ１５は加算器１２の
出力にある遅延時間を与えて出力し、加算器１１は入力
信号ｘ（ｎ）と遅延レジスタ１５の出力とを加算して第
１のトランスバーサル・フィルタＴＦ1 の出力として出
力する。

【００２０】第１の遅延レジスタＤＲ1 は、第１のトラ
ンスバーサル・フィルタＴＦ1 の出力にある遅延時間を
与えて出力する。

【００２１】第２のトランスバーサル・フィルタＴＦ2
において、積算器２２，２３は、第１の遅延レジスタＤ
Ｒ1 の出力にそれぞれ係数ａ1 ，−ａ2 を乗じて出力
し、遅延レジスタ２５は積算器２３の出力にある遅延時
間を与えて出力し、加算器２１は積算器２２の出力と遅
延レジスタ２５の出力とを加算して出力し、遅延レジス
タ２４は加算器２１の出力にある遅延時間を与えて出力
し、加算器２０は第１の遅延レジスタＤＲ1 の出力と遅
延レジスタ２４の出力とを加算して第２のトランスバー
サル・フィルタＴＦ2 の出力として出力する。

【００２２】第２の遅延レジスタＤＲ2 は、第２のトラ
ンスバーサル・フィルタＴＦ2 の出力にある遅延時間を
与えて出力する。

【００２３】加算器ＡＤは、第２の遅延レジスタＤＲ2
の出力と第３のトランスバーサル・フィルタＴＦ3 の出
力とを加算して出力する。第３の遅延レジスタＤＲ3
は、加算器ＡＤの出力にある遅延時間を与えてこのディ
ジタル・フィルタの出力として出力する。

【００２４】第３のトランスバーサル・フィルタＴＦ3
において、積算器３１，３２は、第３の遅延レジスタＤ
Ｒ3 の出力にそれぞれ係数２×ａ2 ＋（ａ1)² ，−（ａ
2)²を乗じて出力し、遅延レジスタ３５は積算器３２の
出力にある遅延時間を与えて出力し、遅延レジスタ３４
は遅延レジスタ３５の出力にある遅延時間を与えて出力
し、加算器３０は積算器３１の出力と遅延レジスタ３４
の出力とを加算して出力し、遅延レジスタ３３は加算器
３０の出力にある遅延時間を与えて第３のトランスバー
サル・フィルタＴＦ3 の出力として出力する。

【００２５】このＩＩＲフィルタの周波数特性は、各ト
ランスバーサル・フィルタＴＦ1 〜ＴＦ3 内の各積算器
の係数で決定される。第１のトランスバーサル・フィル
タＴＦ1 に入力した入力信号ｘ（ｎ）は、この周波数特
性に応じたフィルタリング処理を施されて、第３の遅延
レジスタＤＲ3 から出力信号ｙ（ｎ）として出力され
る。

【００２６】上記した図１のＩＩＲフィルタは、図２に
示すアーキテクチャに変形することができる。この図２
に示されるＩＩＲフィルタは、図１に示されるＩＩＲフ
ィルタにおいて、第１のトランスバーサル・フィルタＴ
Ｆ1 に１個の積算器１７を、第２のトランスバーサル・
フィルタＴＦ2 に１個の積算器２６を、第３のトランス
バーサル・フィルタＴＦ3 に２個の積算器３６，３７と
２個の加算器３８，３９を追加したものである。すなわ
ち、第１のトランスバーサル・フィルタＴＦ1'において
は、係数１の積算器１７がフィルタ入力端子１０と加算
器１２の一方の入力端子との間に挿入される。第２のト
ランスバーサル・フィルタＴＦ2'においては、係数１の
積算器２６が第１の遅延レジスタＤＲ1 の出力端子と加
算器２０の一方の入力端子の間に挿入される。第３のト
ランスバーサル・フィルタＴＦ3'においては、加算器３
８が遅延レジスタ３３の出力端子と加算器ＡＤの他方の
入力端子との間に挿入され、係数０の積算器３６が第３
の遅延レジスタＤＲ3 の出力端子と加算器３８の一方の
入力端子との間に接続され、加算器３９が遅延レジスタ
３４の出力端子と遅延レジスタ３４の入力端子との間に
挿入され、係数０の積算器３２が第３の遅延レジスタＤ
Ｒ3 の出力端子と加算器３９の他方の入力端子との間に
接続される。

【００２７】かかる図２のトランスバーサル・フィルタ
ＴＦ1'，ＴＦ2'，ＴＦ3'は、それぞれ次数が２，２，３
の転置形ＦＩＲフィルタであり、図１のトランスバーサ
ル・フィルタＴＦ1 ，ＴＦ2 ，ＴＦ3 とそれぞれ等価な
フィルタである。つまり、第１のトランスバーサル・フ
ィルタＴＦ1'において、積算器１７の係数は１であるか
ら、加算器１１に入力する信号の値は積算器１７が挿入
されない場合（図１の第１のトランスバーサル・フィル
タＴＦ1 ）と同じである。また、第２のトランスバーサ
ル・フィルタＴＦ2'において、積算器２６の係数は１で
あるから、加算器２０に入力する信号の値は積算器２６
が挿入されない場合（図１の第２のトランスバーサル・
フィルタＴＦ1 ）と同じである。また、第３のトランス
バーサル・フィルタＴＦ3'において、積算器３６，３７
の係数はそれぞれ０であるので、加算器３８，３９はそ
れぞれバッファとして機能し、加算器ＡＤ、遅延レジス
タ３３，３４に入力する信号の値は積算器３１，３２お
よび加算器３８，３９が挿入されない場合（図１の第３
のトランスバーサル・フィルタＴＦ3 ）と同じである。
したがって、図２のディジタル・フィルタと図１のディ
ジタル・フィルタとは実質上等価である。

【００２８】再び図１において、このＩＩＲフィルタに
おけるフィルタリング処理は、第１および第２の遅延レ
ジスタＤＲ1 ，ＤＲ2 によって、３つの信号処理部、す
なわち伝達関数Ｂ（ｚ）を有する信号処理部ＴＦ1 と、
伝達関数Ａ（−ｚ）を有する信号処理部ＴＦ2 と、伝達
関数１／Ａ（−ｚ）・Ａ（ｚ）を有する信号処理部ＳＦ
（ＡＤ，ＤＲ3 ，ＴＦ3 ）とに分けられている。この分
断により、このＩＩＲフィルタにおいて１サイクルの計
算に要する時間はこれらの信号処理部ＴＦ1 ，ＴＦ2 ，
ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）の各演算時間の中の最大
の演算時間によって決まるが、いずれの信号処理部でも
演算に要する時間は積算器１個と加算器１個とで構成さ
れる各マルチプライヤー・アダー・チェインにおける演
算時間によって決まる。したがって、このディジタル・
フィルタの１サイクルの計算に要する時間は、ほぼ積算
器１個と加算器１個にそれぞれ必要な時間の和である。

【００２９】ここで、信号処理部ＴＦ1 と図２の転置形
ＦＩＲフィルタＴＦ1'とは等価であり、信号処理部ＴＦ
2 と図２の転置形ＦＩＲフィルタＴＦ2'とは等価であ
り、信号処理部ＳＦ（ＡＤ，ＤＲ3 ，ＴＦ3 ）と図２の
加算器ＡＤと第３の遅延レジスタＤＲ3 と第３の転置形
ＦＩＲフィルタＴＦ3'とを組み合わせた回路とは等価で
ある。ＦＩＲフィルタＴＲ1'，ＴＲ2'，ＴＲ3'の１サイ
クルの計算に要する時間は、積算器１個と加算器１個と
で構成されるマルチプヤイヤー・アダー・チェインにお
ける演算時間で決まるので、各ＦＩＲフィルタにおいて
１サイクルの計算に要する時間は、やはり積算器１個と
加算器１個にそれぞれ々必要な演算時間の和である。た
だ、図２のディジタル・フィルタにおいては、積算器３
６と加算器３８，ＡＤとがマルチプライヤー・アダー・
チェインを構成しているので、１サイクルの計算に要す
る時間は、積算器１個と加算器２個にそれぞれ必要な演
算時間の和ということになる。

【００３０】しかしながら、積算器３６の係数は０であ
るので、積算器３６及び加算器３８で実際に演算が行わ
れることはない。したがって、図２のディジタル・フィ
ルタにおいても、１サイクルの計算に要する時間は、各
ＦＩＲフィルタＴＦ1'，ＴＦ2'，ＴＦ3'において積算器
１個と加算器１個とで構成されるマルチプライヤー・ア
ダー・チェインでの演算時間、すなわち積算器１個と加
算器１個にそれぞれ必要な演算時間の和である。

【００３１】次に、本発明のディジタル・フィルタが上
述したようにフィルタリング処理の演算に必要な時間を
最小限にしながら、かつ従来から用いられている直接形
のＩＩＲフィルタと数学的に等価なディジタル・フィル
タであることを説明する。

【００３２】図１５は、上述したように直接形の２次の
ＩＩＲフィルタである。このＩＩＲフィルタの伝達関数
を Ｈ（ｚ）＝Ｂ（ｚ）／Ａ（ｚ） ・・・（１） とする。

【００３３】先ず、この伝達関数Ｈ（ｚ）に対し、Ｚ^-3
を掛けて、 Ｈ’（ｚ）＝｛Ｂ（ｚ）×Ｚ^-3｝／Ａ（ｚ） ・・・（２） を得る。上記式（２）において、遅延を示すＺ^-3は伝達
関数Ｈ（ｚ）に何ら影響を与えないので、Ｈ（ｚ）と
Ｈ’（ｚ）とは実質上等価である。

【００３４】次に、伝達関数Ｈ’（ｚ）に対し、Ａ（−
ｚ）／Ａ（−ｚ）を掛けて、 Ｈ”（ｚ）＝Ｈ’（ｚ）×｛Ａ（−ｚ）／Ａ（−ｚ）｝ ＝｛Ｂ（ｚ）×Ａ（−ｚ）×Ｚ^-3｝ ／｛Ａ（ｚ）×Ａ（−ｚ）｝ ・・・（３） を得る。上記式（３）において、｛Ａ（−ｚ）／Ａ（−
ｚ）｝＝１であるから、Ｈ’（ｚ）＝Ｈ”（ｚ）であ
り、さらにはＨ（ｚ）＝Ｈ”（ｚ）である。

【００３５】次に、この伝達関数Ｈ”（ｚ）を３つのカ
スケード・フィルタの関係式に分割すると、 Ｈ”（ｚ）＝｛Ｂ（ｚ）×Ｚ^-1｝×｛Ａ（−ｚ）×Ｚ^-1｝ ×｛Ｚ^-1／［Ａ（−ｚ）×Ａ（ｚ）］｝・・・（４） となる。

【００３６】図３は、式（２）をディジタル・フィルタ
のアーキテクチャで表したものである。このディジタル
・フィルタは、図１５の２次の直接形ＩＩＲフィルタを
リカーシブル部５０とノンリカーシブル部５１とに分割
し、それらの間に３個でなるパイプライン・レジスタ５
２を挿入した構造となっている。リカーシブル部５０が
伝達関数Ｂ（ｚ）を表し、ノンリカーシブル部５１が伝
達関数１／Ａ（ｚ）を表し、パイプライン・レジスタ５
２が伝達関数Ｚ^-3を表す。

【００３７】図４は、式（２）にスキャッタード・ルッ
ク・アヘッド・トランスレーション（Scattered Look-A
head Translation）という展開を施して得られる式
（４）をハードウェアのアーキテクチャとして表したも
のである。第１のブロック８０が伝達関数Ｂ（ｚ）を表
し、第２のブロック９０が伝達関数Ａ（−ｚ）を表し、
第３のブロック１００が伝達関数１／［Ａ（−ｚ）＊Ａ
（ｚ）］を表す。Ｚ^-1は遅延を表すので、ある伝達関数
にＺ^-1が乗じてあってもなくてもその伝達関数の特性は
等価である。

【００３８】図５は、図４に示すカスケード接続された
３つのブロック部分８０，９０，１０のそれぞれを転置
（トランスポジション：Transposition ）した形式８
０’，９０’，１００’で表したアーキテクチャを示
す。この転置形式の表現により、第１のプロック部分８
０’において遅延レジスタ８５は加算器８２と加算器８
１との間に挿入され、遅延レジスタ８６は積算器８４と
加算器８２との間に挿入される。また、第２のプロック
部分９０’において、遅延レジスタ９５は加算器９２と
加算器９１との間に挿入され、遅延レジスタ９６は積算
器９４と加算器９２との間に挿入される。同様に、第３
のプロック部分１００’において、遅延レジスタ１０
６，１０７は加算器１０２と加算器１０１との間に挿入
され、遅延レジスタ１０８，１０９は積算器１０５と加
算器１０２との間に挿入される。

【００３９】図６は、図５に示されるディジタル・フィ
ルタのブロック１００’に対してリタイミング（Retimi
ng）処理を施したアーキテクチャを示す。このリタイミ
ング処理により、ブロック１００’の遅延レジスタ１０
６，１１０が削除され、新たに遅延レジスタ１１１が加
算器１０１の出力の直後に挿入される。この図６のアー
キテクチャは、図１に示される本発明の第１実施例であ
るディジタル・フィルタのアーキテクチャと全く同一の
構成である。

【００４０】図６においては、伝達関数Ｂ（ｚ）のプロ
ック、伝達関数Ａ（−ｚ）のブロック、伝達関数１／Ａ
（−ｚ）・Ａ（ｚ）のブロックの順で直列に接続されて
いるが、これら３つのブロックの接続順序は任意であ
り、たとえば、伝達関数１／Ａ（−ｚ）・Ａ（ｚ）のブ
ロック、伝達関数Ｂ（ｚ）のブロック、伝達関数Ａ（−
ｚ）のブロックの順で直列に接続してもフィルタ特性は
変化しない。これは、式（４）から明らかである。

【００４１】以上、図１５、図３、図４、図５および図
６の回路構成を経て図１の回路構成に至る説明より、本
発明の第１の実施例である図１に示すディジタル・フィ
ルタが数学的には図１５に示される２次の直接形ＩＩＲ
フィルタと等価であることがわかる。そして、図１に示
されるディジタル・フィルタにおいては、１サイクルの
計算時間を決定する演算器のチェイン構造として、１個
の積算器と１個の加算器とで構成されるマルチプライヤ
ー・アダー・チェインだけであるので、ここで必要な演
算処理の時間がほぼ積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。

【００４２】図１のＩＩＲフィルタを図７に示すアーキ
テクチャに変形することもできる。この図７に示される
ＩＩＲフィルタは、図１に示されるＩＩＲフィルタに４
個の加算器１２１，１３１，１４１，１４２と、４個の
積算器１２２，１３２，１４３，１４４とを追加したも
のである。第１のトランスバーサル・フィルタ１２０に
おいては、加算器１２１が遅延レジスタ１５と加算器１
１との間に挿入されるとともに、積算器１２２が信号入
力端１０と加算器１２１との間に接続される。第２のト
ランスバーサル・フィルタ１３０においては、加算器１
３１が遅延レジスタ２４と加算器２０との間に挿入され
るとともに、積算器１３２が遅延レジスタＤＲ1 と加算
器１３１との間に接続される。また、第３のトランスバ
ーサル・フィルタ１４０においては、、加算器１４１が
遅延レジスタ３３と加算器ＡＤとの間に挿入され、積算
器１４３が信号出力端４０と加算器１４１との間に接続
され、加算器１４２が遅延レジスタ３５と遅延レジスタ
３４との間に挿入され、積算器１４４が信号出力端４０
と加算器１４２との間に接続される。

【００４３】このＩＩＲフィルタにおいて、加算器１１
と遅延レジスタＤＲ1 、加算器２０と遅延レジスタＤＲ
2 および加算器ＡＤと遅延レジスタＤＲ3 は、それぞれ
アダー・レジスタ・ブロック１５０，１６０，１７０を
構成している。また、３個の積算器１２２，１３，１４
と２個の加算器１２１，１２と２個の遅延レジスタ１
５，１６とからなるトランスバーサル・フィルタ１２０
は、２次の転置形ＦＩＲフィルタである。同様に、３個
の積算器１３２，２２，２３と２個の加算器１３１，２
１と２個の遅延レジスタ２４，２５とからなるトランス
バーサル・フィルタ１３０も２次の転置形ＦＩＲフィル
タである。また、４個の積算器１４３，３１，１４４，
３２と３個の加算器１４１，３０，１４２と３個の遅延
レジスタ３３，３４，３５とからなるトランスバーサル
・フィルタ１４０は、３次の転置形ＦＩＲフィルタであ
る。

【００４４】なお、図１のＩＩＲフィルタに追加された
４個の積算器１２２，１３２，１４３，１４４の各係数
はそれぞれ０であるので、加算器１２１，１３１，１４
１，１４２はそれぞれバッファとして機能する。したが
って、図７における加算器１１，２０，ＡＤのそれぞれ
の入力信号はこれら４個の加算器１２１，１３１，１４
１，１４２と４個の積算器１２２，１３２，１４３，１
４４とを追加する前と同じである。したがって、図１の
ＩＩＲフィルタと図７のＩＩＲフィルタとは等価であ
る。このように、本発明の第１実施例によるこのＩＩＲ
フィルタは、３個のアダー・レジスタ・ブロック１５
０，１６０，１７０と、３個のＦＩＲフィルタ１２０，
１３０，１４０とから構成されるということになる。

【００４５】この図７に示されるディジタル・フィルタ
は、そのフィルタリング処理が２個のアダー・レジスタ
・ブロック１５０，１６０、さらに詳しくは２個の遅延
レジスタＤＲ1 ，ＤＲ2 により、３個の信号処理部、即
ちアダー・レジスタ・ブロック１５０とＦＩＲフィルタ
１２０とで構成される第１の信号処理部と、アダー・レ
ジスタ・ブロック１６０とＦＩＲフィルタ１３０とで構
成される第２の信号処理部と、アダー・レジスタ・ブロ
ック１７０とＦＩＲフィルタ１４０とで構成される第３
の信号処理部とに分割されている。

【００４６】図７のディジタル・フィルタにおいては、
１サイクルの計算に必要な時間を決定する最も長い演算
器のチェイン構造として、積算器１２２と加算器１２
１，１１とからなるマルチプライヤー・アダー・チェイ
ン、積算器１３２と加算器１３１，２０とからなるマル
チプライヤー・アダー・チェイン、および積算器１４３
と加算器１４１，ＡＤとからなるマルチプライヤー・ア
ダー・チェインがある。これら３つのマルチプライヤー
・アダー・チェインのいずれにおいても、１サイクルの
計算に要する時間は積算器１個と加算器２個にそれぞれ
必要な演算時間の和ということになる。しかしながら、
積算器１２２，１３２，１４３の係数は０であるので、
積算器１２２，１３２，１４３および加算器１２１，１
３１，１４１において実際に演算が行われることはな
い。したがって、アダー・レジスタ・ブロック１５０，
１６０，１７０と、２次形ＦＩＲフィルタ１２０，１３
０と、３次形ＦＩＲフィルタ１４０とで構成される図７
のディジタル・フィルタにおいても、１サイクルの計算
に要する時間はＦＩＲフィルタ１２０，１３０，１４０
内の積算器１個と加算器１個とで構成されるマルチプラ
イヤー・アダー・チェインでの演算時間すなわち積算器
１個と加算器１個にそれぞれ必要な演算時間の和であ
る。

【００４７】図８は、本発明によるディジタル・フィル
タの第２実施例のアーキテクチャを示す。この実施例の
ＩＩＲフィルタは、図１のＩＩＲフィルタに３個の加算
器１８１，１９１，２０１と３個の積算器１８２，１９
２，２０２と、４個の遅延レジスタ１８３，１９３，２
０３，２０４とを追加したものである。第１のトランス
バーサル・フィルタ１８０において、加算器１８１は積
算器１４と遅延レジスタ１６との間に挿入され、積算器
１８２は信号入力端１０に接続され、遅延レジスタ１８
３は積算器１８２と加算器１８１との間に接続される。
第２のトランスバーサル・フィルタ１９０において、加
算器１９１は積算器２３と遅延レジスタ２５との間に挿
入され、積算器１９２は第１の遅延レジスタＤＲ1 の出
力端子に接続され、遅延レジスタ１９３は積算器１９２
と加算器１９１との間に接続される。第３のトランスバ
ーサル・フィルタ２００において加算器２０１は積算器
３２と遅延レジスタ３５との間に挿入され、積算器２０
２は信号出力端４０に接続され、遅延レジスタ２０４，
２０３は積算器２０２と加算器２０１との間に直列に接
続される。この図８のディジタル・フィルタは、図１６
に示される直接形の３次のＩＩＲフィルタと数学的に等
価である。

【００４８】図９は、本発明によるディジタル・フィル
タの第３実施例のアーキテクチャを示す。このディジタ
ル・フィルタは、図１７に示される直接形のＮ次のＩＩ
Ｒフィルタと数学的に等価である。

【００４９】上述した第２実施例及び第３実施例から明
らかなように、直接形のＩＩＲフィルタの次数が１つ上
がる度に、図１に示される第１実施例の信号処理部ＴＦ
1 においては１個の積算器と１個の加算器と１個の遅延
レジスタとが梯子のように増加し、信号処理部ＴＦ2 に
おいては１個の積算器と１個の加算器と１個の遅延レジ
スタとが梯子のように増加し、信号処理部ＴＦ3 におい
ては１個の積算器と１個の加算器と２個の遅延レジスタ
とが梯子のように増加することになる。

【００５０】本発明の第３実施例である図９のディジタ
ル・フィルタは、第１実施例と同様に図１０または図１
１に示すアーキテクチャに変形することができる。

【００５１】図１０のディジタル・フィルタは、図９の
ディジタル・フィルタに６個の積算器２４１，２５１，
２６５，２６６，２６７，２６８と４個の加算器２６
１，２６２，２６３，２６４を追加したものであり、図
２に示される第１実施例の変形と同様に、３個のトラン
スバーサル・フィルタ２４０，２５０，２６０と、３個
の遅延レジスタＤＲ1 ，ＤＲ2 ，ＤＲ3 と、１個の加算
器ＡＤとから構成されることになる。トランスバーサル
・フィルタ２４０，２５０，２６０は転置形のＦＩＲフ
ィルタであり、それらの次数はそれぞれＮ，Ｎ，２Ｎ−
１（ＮはＮ≧２の整数）である。このディジタル・フィ
ルタは遅延レジスタＤＲ1 ，ＤＲ2 によって３個の信号
処理部に分割されており、Ｎ次のＦＩＲフィルタ２４０
が伝達関数Ｂ（ｚ）の第１の信号処理部であり、Ｎ次の
ＦＩＲフィルタ２５０が伝達関数Ａ（−ｚ）の第２の信
号処理部であり、加算器ＡＤ、遅延レジスタＤＲ3 およ
び２Ｎ−１次のＦＩＲフィルタ２６０で構成される回路
が伝達関数１／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理
部となっている。ここで、第１の信号処理部、第２の信
号処理部、第３の信号処理部を任意の順で入れ替えても
フィルタ特性は変化しない。

【００５２】したがって、この図１０のディジタル・フ
ィルタにおいて、１サイクルの計算に要する時間を決定
する演算器のチェイン構造は、各ＦＩＲフィルタ２４
０，２５０，２６０内における積算器１個と加算器１個
で構成されるマルチプライヤー・アダー・チェインであ
る。いずれのマルチプライヤー・アダー・チェインにお
いても、１サイクル内の演算処理に必要な時間は積算器
１個と加算器１個でそれぞれ必要とされる演算時間の和
を越えないことがわかる。なお、第３の信号処理部にお
ける演算器のチェイン構造として、積算器２６５、加算
器２６１および加算器ＡＤとで構成されるマルチプライ
ヤー・アダー・チェインがあるが、積算器２６５の係数
が０であるので、このマルチプライヤー・アダー・チェ
インの演算時間は事実上加算器ＡＤの演算時間だけとな
る。

【００５３】図１１に示されるディジタル・フィルタ
は、図９のディジタル・フィルタに６個の積算器２７
１，２８１，２９１，２９２，２９３，２９４と６個の
加算器２７２，２８２，２９５，２９６，２９７，２９
８とを追加したものであり、図７に示される第１実施例
の変形と同様に、３個のトランスバーサル・フィルタ２
７０，２８０，２９０と３個のアダー・レジスタ・ブロ
ック３００，３１０，３２０とから構成されることにな
る。トランスバーサル・フィルタ２７０，２８０，２９
０のいずれも転置形のＦＩＲフィルタであり、その次数
はそれぞれＮ，Ｎ，２Ｎ−１（ＮはＮ≧２の整数）であ
る。このディジタル・フィルタはアダー・レジスタ・ブ
ロック３００，３１０、さらに詳しくは遅延レジスタＤ
Ｒ1 ，ＤＲ2によって３つの信号処理部に分割されてい
る。アダー・レジスタ・ブロック３００とＮ次のＦＩＲ
フィルタ２７０とが伝達関数Ｂ（ｚ）の第１の信号処理
部を構成し、アダー・レジスタ・ブロック３１０とＮ次
のＦＩＲフィルタ２８０とが伝達関数Ａ（−ｚ）の第２
の信号処理部を構成し、アダー・レジスタ・ブロック３
２０とＮ−１次のＦＩＲフィルタ２９０とが伝達関数１
／Ａ（−ｚ）・Ａ（ｚ）の第３の信号処理部を構成す
る。ここで、第１、第２および第３の信号処理部を並べ
替えても何ら問題はない。

【００５４】図１１のディジタル・フィルタにおいて、
１サイクルの計算に要する時間を決定する演算器のチェ
イン構造は、各ＦＩＲフィルタ２７０，２８０，２９０
内において積算器１個と加算器１個とで構成されるマル
チプライヤー・アダー・チェインである。したがって、
このディジタル・フィルタにおいて、１サイクルで必要
な演算処理の時間は積算器１個と加算器１個においてそ
れぞれ必要とされる時間の和を越えないことがわかる。
なお、演算器のチェイン構造として積算器２７１と加算
器２７２，１１とで構成されるマルチプライヤー・アダ
ー・チェインがあるが、積算器２７１の係数が０である
ので、このマルチプライヤー・アダー・チェインの演算
時間は事実上加算器１１の演算時間だけである。

【００５５】また、積算器２８１と加算器２８２，２０
とで構成されるマルチプライヤー・アダー・チェイン、
積算器２９１と加算器２９５，ＡＤとで構成されるマル
チプライヤー・アダー・チェインについても上記と同様
となる。

【００５６】上記した実施例から明らかなように、直接
形のＮ次のＩＩＲフィルタ（ＮはＮ≧２の整数）は、２
個の転置形のＮ次のＦＩＲフィルタと１個の転置形の２
Ｎ−１次のＦＩＲフィルタと３個の遅延レジスタと１個
の加算器、または３個のアダー・レジスタ・ブロックと
２個の転置形のＮ次のＦＩＲフィルタと１個の転置形の
２Ｎ−１次のＦＩＲフィルタとから構成されるディジタ
ル・フィルタに展開できる。この展開されたディジタル
・フィルタは、そのフィルタリング処理が各信号処理部
の間に接続される２個の遅延レジスタにより３つの信号
処理部に分割される構造となっており、これら３つの信
号処理部はその必要な演算処理の時間が積算器１個と加
算器１個とで構成されるマルチプライヤー・アダー・チ
ェインの積算器１個と加算器１個においてそれぞれ必要
とされる演算時間の和であるので高速の演算処理が行え
る。また、このディジタル・フィルタにおいては、フィ
ルタの次数がいくら増加しても、演算処理時間を決定す
る演算器のチェイン構造が１個の積算器と１個の加算器
で構成されるマルチプライヤー・アダー・チェインのま
まであるので、演算処理に要する時間は変わらない。

【００５７】ここで、本発明のディジタル・フィルタの
一般的な例である第３実施例の図９に示されるＮ次のＩ
ＩＲフィルタをブロック図で表すと、図１２または図１
３に示すような構造となる。図１２は図１０のディジタ
ル・フィルタをブロックで表したものであり、図１３は
図１１のディジタル・フィルタをブロックで表したもの
である。図１２において、加算器ＡＤと遅延レジスタＤ
Ｒ3 とはアダー・レジスタ・ブロック２６９を構成する
ことになる。また、図１または図８に示す本発明の第１
実施例または第２実施例も図１２および図１３のような
ブロック図として表すことができることは当然である。

【００５８】また、図１２，図１３において、遅延レジ
スタＤＲ1,ＤＲ2 はこのディジタル・フィルタの特性に
は全く影響しないので、演算時間がそれほど問題になら
ない場合にはこれら２つの遅延レジスタを取り除いても
構わない。

【００５９】図１４は、図１に示す本発明の第１実施例
のフロアー・プランすなわち半導体集積回路として製作
するときのハード・ウエアのレイアウトを示す。図１４
から明らかなように、図１の各要素が横に直線状に配置
されてディジタル・フィルタが実現されており、このフ
ロアー・プランは非常に簡素な構造となっている。この
ような実施例において、「端子」とは、集積回路の内部
端子、すなわち相互配線の一部を意味する。図８および
図９に示す本発明の第２実施例および第３実施例も、上
記第１実施例と同様に簡素なフロター・プランとしてハ
ード・ウエアを実現できる。

【００６０】

【発明の効果】上述したように、本発明によれば、直接
形のＩＩＲフィルタを、図１２に示すように３個の転置
形のＦＩＲフィルタ（トランスバーサル・フィルタ）と
３個の遅延レジスタと１個の加算器、または図１３に示
すように３個のアダー・レジスタ・ブロックと３個の転
置形のＦＩＲフィルタ（トランスバーサル・フィルタ）
とにシステマチックに展開することができ、上記構造の
ディジタル・フィルタにおいて１サイクルの計算に要す
る時間はそのフィルタの次数に関係なく積算器１個と加
算器１個においてそれぞれ必要とされる演算時間の和で
あるので、フィルタの次数を高く上げながらもその演算
処理時間が短いディジタル・フィルタを提供することが
できる。したがって、周波数特性を犠牲にすることなく
高速なディジタル・フィルタが実現される。また、シリ
コン・コンパイラによるＶＬＳＩレイアウトの自動合成
を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明によるディジタル・フィルタの第１実施
例のアーキテクチャを示す図である。

【図２】図１のディジタル・フィルタを変形したアーキ
テクチャを示す図である。

【図３】式（２）をディジタル・フィルタのアーキテク
チャで表した図である。

【図４】式（４）をディジタル・フィルタのアーキテク
チャで表した図である。

【図５】図４に示すカスケード接続された３つのブロッ
ク部分の夫々を転置（トランスポジション）した形式で
表したアーキテクチャを示す図である。

【図６】図５に示すディジタル・フィルタのブロック部
１００’に対してリタイミング処理を施したアーキテク
チャを示す図である。

【図７】図１のディジタル・フィルタを変形したアーキ
テクチャを示す図である。

【図８】本発明によるディジタル・フィルタの第２実施
例のアーキテクチャを示す図である。

【図９】本発明によるディジタル・フィルタの第３実施
例のアーキテクチャを示す図である。

【図１０】図９のディジタル・フィルタを変形したアー
キテクチャを示す図である。

【図１１】図９のディジタル・フィルタを変形したアー
キテクチャを示す図である。

【図１２】図１０のディジタル・フィルタをブロック形
式で表した図である。

【図１３】図１１のディジタル・フィルタをブロック形
式で表した図である。

【図１４】図１のディジタル・フィルタのフロアー・プ
ランを示す図である。

【図１５】直接形の２次形無限インパルス応答のディジ
タル・フィルタのアーキテクチャを示す図である。

【図１６】直接形の３次形無限インパルス応答のディジ
タル・フィルタのアーキテクチャを示す図である。

【図１７】直接形のＮ次形無限インパルス応答のディジ
タル・フィルタのアーキテクチャを示す図である。

【符号の説明】

ＴＦ1 第１のトランスバーサル・フィルタ ＴＦ2 第２のトランスバーサル・フィルタ ＴＦ3 第３のトランスバーサル・フィルタ ＤＲ1 第１の遅延レジスタ ＤＲ2 第２の遅延レジスタ ＤＲ3 第３の遅延レジスタ

フロントページの続き (72)発明者 西村 廣幸 東京都港区北青山３丁目６番12号 青山富 士ビル日本テキサス・インスツルメンツ株 式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 信号入力端に接続された入力端子を有す
   る実質的に転置形の第１のトランスバーサル・フィルタ
   と、 上記第１のトランスバーサル・フィルタの出力端子に接
   続された入力端子を有する第１の遅延手段と、 上記第１の遅延手段の出力端子に接続された実質的に転
   置形の第２のトランスバーサル・フィルタと、 上記第２のトランスバーサル・フィルタの出力端子に接
   続された入力端子を有する第２の遅延手段と、 上記第２の遅延手段の出力端子に接続された一方の入力
   端子を有する加算手段と、 上記加算手段の出力端子に接続された入力端子と信号出
   力端に接続された出力端子を有する第３の遅延手段と、 上記第３の遅延手段の出力端子に接続された入力端子と
   上記加算手段の他方の入力端子に接続された出力端子を
   有する実質的に転置形の第３のトランスバーサル・フィ
   ルタと、 を有することを特徴とするディジタル・フィルタ。