JPH0728642A - パイプライン演算器 - Google Patents

Abstract

(57)【要約】 【目的】 演算器毎に命令もしくは係数の設定を行な
い、命令または係数の再設定時にも正しい演算処理結果
を得るためのパイプライン演算器を提供する。 【構成】 命令もしくは係数の再設定のフラグであるス
タートビットをデータの先頭を示す基準信号を基にして
生成し、ｎ段の演算器１１＿１〜１１＿ｎのそれぞれに
第１の遅延器１６＿１〜１６＿（ｎ−１）で１クロック
タイミングずつ遅延させて供給することで、レジスタ１
３＿１〜１３＿ｎに格納されている命令もしくは係数を
演算器１１＿１〜１１＿ｎに個別に設定するように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサや
ディジタル信号処理プロセッサなどに用いられるパイプ
ライン演算器に関するものである。

【０００２】

【従来の技術】以下に従来のパイプライン演算器につい
て説明する。以降、演算器に動作を指示するための命令
もしくは係数を記述したものをダウンロードデータと呼
び、演算器にダウンロードデータを転送し、設定するこ
とをダウンロードと呼ぶことにする。

【０００３】図８に従来のパイプライン演算器の構成図
を示す。図８において、１＿１〜１＿ｎは、入力データ
に対してパイプライン方式で演算処理を行なうｎ段の演
算器（ｎは自然数）で、命令もしくは係数を記述したダ
ウンロードデータの内容に基づいて入力されるデータに
対して演算処理を行なうものである。２は記憶手段で、
演算器１＿１〜１＿ｎの命令または係数を記述したダウ
ンロードデータを格納しているものである。３はアドレ
ス発生手段で、記憶手段２から演算器１＿１〜１＿ｎに
対してダウンロードデータをダウンロードするためのア
ドレスを発生するものである。

【０００４】図９に演算器１＿１〜１＿ｎの内部構成図
を示す。図９において、１０１は演算器本体であり、前
段の演算器に接続され、入力されるデータに対して演算
処理を施す。１０２はパイプラインレジスタであり、演
算器本体１０１に接続され、演算処理後のデータを一時
蓄えておくものである。１０３は内部レジスタであり、
演算器本体１０１に接続され、記憶手段２からダウンロ
ードされたダウンロードデータを格納するものであっ
て、演算器本体は１０１はこの内部レジスタ１０３を参
照して指定された演算処理を行う。

【０００５】以上のように構成されたパイプライン演算
器について、以下にその動作を説明する。

【０００６】まず、アドレス発生手段３で発生したアド
レスを用いて、演算器１＿１〜１＿ｎで演算処理する内
容を記述したダウンロードデータを記憶手段２より読み
出して、全ての演算器１＿１〜１＿ｎの内部レジスタ１
０３に一斉にダウンロードする。それと同時に、入力デ
ータは演算器１＿１に入力され、演算器１＿１で演算処
理を行なう。そして、１クロック後には１段目の演算器
１＿１での演算処理結果を、２段目の演算器１＿２に転
送し、２段目の演算器１＿２で演算処理を行なう。一般
的に言えば、あるクロックタイミングでｋ段目の演算器
１＿ｋにおいて演算処理を行ない、その結果を次のクロ
ックタイミングで（ｋ＋１）段目の演算器１＿（ｋ＋
１）に転送し、演算処理を行なう。このような処理を、
１段目の演算器１＿１からｎ段目の演算器１＿ｎまでで
繰り返すことで、最終的な演算処理結果を得ている。

【０００７】

【発明が解決しようとする課題】ここで、演算器１＿１
〜１＿ｎに新たにダウンロード行なって演算器における
演算処理内容を変更する場合を考える。ｍ個のデータ
（ｍは自然数）が演算器１＿１〜１＿ｎで演算処理され
る度に新たにダウンロードを行なうとする。図８に示す
従来の構成では、全ての演算器１＿１〜１＿ｎに対して
記憶手段２から一斉にダウンロードを行なう。ここで、
１回目のダウンロードで演算処理しようとするデータが
最終段の演算器１＿ｎで演算処理されて出力されるのを
待って、２回目のダウンロードを行なうと、２回目のダ
ウンロードの瞬間から、演算器１＿ｎから出力されるｎ
個のデータは破壊されてしまい、正しい演算結果を得る
ことができない。即ち、２回目のダウンロードで行なお
うとする演算処理結果ｍ個のうち最初のｎ個は無効で、
正しい演算処理結果は（ｍ−ｎ）個になり、演算器の段
数ｎが大きくなるに従い、正しい演算処理結果のデータ
個数は少なくなるという問題点を有していた。

【０００８】本発明は上記従来の問題点を解決するもの
で、記憶手段から、パイプライン構成をとる複数の演算
器に対して、前段の演算器から後段の演算器に順次個別
に再ダウンロード（ダウンロードデータの変更）を行な
うことで、再ダウンロード時にデータが破壊されず、正
しい演算結果を連続的に得るパイプライン演算器を提供
することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明のパイプライン演算器は、設定された命令もし
くは係数に基づいて演算処理を行ない、かつ互いに接続
されパイプライン構成をとったｎ段（ただし、ｎは自然
数）の演算器と、前記ｎ段の演算器の命令もしくは係数
を格納しておく記憶手段と、前記ｎ段の各々の演算器お
よび前記記憶手段に接続され、前記記憶手段から出力さ
れる命令もしくは係数を一時蓄えておくｎ個のレジスタ
と、前記ｎ段の演算器のうちの１段目の演算器に接続さ
れ、入力される基準信号から前記ｎ段の演算器に命令も
しくは係数を再設定するときのフラグとなるスタートビ
ットを発生するスタートビット発生手段と、前記スター
トビット発生手段と前記ｎ段の演算器のうちの２段目の
演算器からｎ段目の演算器の各々に接続され、前記スタ
ートビットを転送する互いに接続された（ｎ−１）段の
第１の遅延器と、前記スタートビット発生手段と前記記
憶手段に接続され、スタートビットが入力されるごとに
前記記憶手段の読み出しアドレスを発生し、前記記憶手
段から命令もしくは係数を前記レジスタに転送する制御
を行うアドレス発生手段とで構成されたことを特徴とす
る。

【００１０】記憶手段は、ｎ段の各々の演算器に対して
それぞれ対応するようｎ個の記憶手段で構成され、さら
に、アドレス発生手段と前記ｎ個の記憶手段のうちの第
２番目の記憶手段から第ｎ番目の記憶手段の各々の記憶
手段に接続され、前記アドレス発生手段の出力を転送す
る互いに接続された（ｎ−１）段の第２の遅延器を具備
して構成することができる。

【００１１】また、本発明のパイプライン演算器は、設
定された命令もしくは係数に基づいて演算処理を行な
い、かつ互いに接続されパイプライン構成をとったｎ段
の演算器（ただし、ｎは自然数）と、前記ｎ段の演算器
の命令もしくは係数を格納しておく記憶手段と、前記ｎ
段の各々の演算器と前記記憶手段に接続され、前記記憶
手段から出力される命令もしくは係数を遅延させるｎ個
の遅延手段と、入力される基準信号から前記ｎ段の演算
器に命令もしくは係数を再設定するときのフラグとなる
スタートビットを発生するスタートビット発生手段と、
前記スタートビット発生手段と前記記憶手段に接続さ
れ、前記スタートビットが入力されるごとに前記記憶手
段の読み出しアドレスを発生し、前記記憶手段から命令
もしくは係数を前記遅延手段に転送する制御を行うアド
レス発生手段とで構成されたことを特徴とする。

【００１２】

【作用】本発明はこの構成によって、パイプライン構成
をとっている演算器に対して前段から後段の演算器に演
算器毎に順次個別にダウンロードを行なうので、再ダウ
ンロード時にデータが破壊されることなく、正しい演算
処理結果を得ることができるように作用する。

【００１３】

【実施例】以下、本発明のパイプライン演算器の実施例
を図面に基づいて詳細に述べる。

【００１４】まず、第１の実施例について述べる。図１
は本発明の第１の実施例におけるパイプライン演算器の
ブロック図を示すものである。

【００１５】図１において、１１＿１〜１１＿ｎはパイ
プライン構成をとったｎ段の演算器で、互いに接続さ
れ、パイプライン方式により入力されるデータに対して
演算処理を行なう。１２は記憶手段で、演算器１１＿１
〜１１＿ｎで行なう演算処理内容を記述したダウンロー
ドデータを格納しているものである。１３＿１〜１３＿
ｎはレジスタで、それぞれ演算器１１＿１〜１１＿ｎ
と、記憶手段１２に接続され、記憶手段１２から出力さ
れたダウンロードデータを一時蓄えておくものである。

【００１６】１４はスタートビット発生手段で、演算器
１１＿１〜１１＿ｎのうちの１段目の演算器１１＿１と
後述するアドレス発生手段１５に接続され、入力データ
の始まりを示す基準信号（例えば、映像信号ではフレー
ムパルスや水平同期信号など）を基準にして、演算器１
１＿１〜１１＿ｎでの演算処理内容を変更するために再
ダウンロードを行う際のフラグとなるスタートビットを
発生するものである。

【００１７】１５はアドレス発生手段で、スタートビッ
ト発生手段１４と記憶手段１２に接続されスタートビッ
トの情報をもとに記憶手段１２の読み出しアドレスを発
生し、記憶手段１２からのダウンロードデータ出力の制
御を行うものである。

【００１８】１６＿１〜１６＿（ｎ−１）は互いに接続
された（ｎ−１）段の第１の遅延器であり、スタートビ
ット発生手段１４と２段目の演算器１１＿２からｎ段目
の演算器１１＿ｎの（ｎ−１）個のそれぞれの演算器に
接続され、スタートビット発生手段１４から出力された
スタートビットを、２段目からｎ段目までのそれぞれの
演算器１１＿２〜１１＿ｎに１クロックタイミングずつ
遅らせて供給するものである。

【００１９】また、演算器１１＿１〜１１＿ｎの内部構
成は同一であり、図２にこの演算器の内部構成を示す。
図２において、１１１は演算器本体で前段の演算器また
は入力に接続され、入力されるデータに対して算術演算
や論理演算等の演算処理を行うものである。１１２はパ
イプラインレジスタで、演算器本体１１１と後段の演算
器に接続され、演算器本体１１１で演算処理されたデー
タを一時蓄えておくものである。１１３は内部レジスタ
で、図１中のレジスタ１３＿１〜１３＿ｎに接続され、
演算器内部でダウンロードデータを格納しておくもの
で、演算器本体１１１はこの内部レジスタ１１３の内容
を参照して演算処理を行う。また、本実施例におけるタ
イミングチャートを図３に示す。

【００２０】以上のように構成された本実施例のパイプ
ライン演算器について、以下その動作を、図１、図２及
び図３を用いて説明する。例えば、ｍ個（ｍは自然数）
で入力データが演算器１１＿１〜１１＿ｎで演算処理さ
れる度毎に、演算器に再ダウンロードを行って演算器に
おける演算処理内容を変更するものとする。

【００２１】まず、入力されるデータの始まりを示す基
準信号（図３（ｊ））をもとにして、スタートビット発
生手段１４においてｍクロック毎にビットが立つスター
トビット（図３（ｉ））を発生させる。アドレス発生手
段１５では、スタートビット発生手段１４で発生したス
タートビットが供給されると（図３（ｄ））、新しいア
ドレスを発生して、記憶手段１２に出力する。記憶手段
１２はアドレス発生手段１５が発生するアドレスで指示
されたダウンロードデータを読み出し、レジスタ１３＿
１〜１３＿ｎに出力し、レジスタ１３＿１〜１３＿ｎは
これらのデータを一時記憶して演算器１１＿１〜１１＿
ｎに出力する（図３（ｈ））。

【００２２】まず、１段目の演算器１１＿１におけるｍ
個のデータうちの１個目のデータ処理に関して述べる。
スタートビット発生手段１４で発生されたスタートビッ
トは１段目の演算器１１＿１の内部レジスタ１１３と１
段目の第１の遅延器１６＿１に転送される。演算器１１
＿１では、内部レジスタ１１３にスタートビットが供給
されると（図３（ｄ））、内部レジスタ１１３はレジス
タ１３＿１から１回目のダウンロードデータを取り込ん
で（図３（ｃ））、演算器本体１１１でｍ個のうちの１
個目のデータ（図３（ｂ））に対して演算処理を施し、
その結果をパイプラインレジスタ１１２に転送する。

【００２３】また、演算器１１＿１の内部レジスタ１１
３がレジスタ１３＿１からダウンロードデータを取り込
むタイミング、即ちスタートビットが内部レジスタに供
給されるタイミングが、レジスタ１３＿１にダウンロー
ドデータが転送されてから１クロック後になるように、
スタートビット発生手段１４は出力のタイミングを調整
する。

【００２４】次に、２段目の演算器１１＿２におけるｍ
個のデータうちの１個目のデータの処理に関して述べ
る。１段目の演算器でｍ個のうちの１個のデータが処理
されたクロックタイミングの次のクロックタイミングで
は、１段目の第１の遅延器１６＿１により演算器１１＿
１の内部レジスタに供給されるスタートビットよりも１
クロック分遅れたスタートビットが、演算器１１＿２の
内部レジスタ１１３に供給される（図３（ｇ））。内部
レジスタ１１３はレジスタ１３＿２に格納された１回目
のダウンロードデータを取り込む（図３（ｆ））と同時
に、１段目の演算器で演算処理された１個目のデータは
２段目の演算器１１＿２に転送される（図３（ｅ））。
２段目の演算器ではｍ個のうちの１個目のデータに対し
て、演算器本体１１１で演算処理を施し、パイプライン
レジスタ１１２に演算処理結果を転送する。このとき１
段目の演算器１１＿１ではｍ個のうち２個目のデータに
対する演算処理が、１個目のデータと同様に施される。

【００２５】以降、３段目〜ｎ段目の演算器１１＿３〜
１１＿ｎでも、それぞれの演算器において入力データが
転送されると同時に内部レジスタ１１３は、ダウンロー
ドデータをレジスタ１３＿３〜１３＿ｎから１回目のダ
ウンロードデータを取り込み、その内容に基づいて演算
処理が施される。このように、演算器１１＿１〜１１＿
ｎの内部レジスタ１１３にスタートビットにより個別に
ダウンロードデータのダウンロードを行う。

【００２６】次に、演算器１１＿１〜１１＿ｎでの演算
処理内容を変更するため、２回目のダウンロードを行う
場合について述べる。入力データの始まりから数えてｍ
クロック後に、スタートビット発生手段１４では再ダウ
ンロードのフラグであるスタートビットが発生され、１
段目の演算器１１＿１とアドレス発生手段１５に転送さ
れる。アドレス発生手段１５ではスタートビットを受け
取ると新たなアドレスを発生し、アドレス発生手段１５
は新たなアドレスの２回目のダウンロードデータを記憶
手段１２からレジスタ１３＿１から１３＿ｎに一斉に転
送する。そして１段目の演算器１１＿１で演算処理され
た、データの始まりから数えてｍ個目のデータ（１回目
の処理を行う最後のデータ）が２段目の演算器１１＿２
に転送され、１回目のダウンロードデータに基づいて演
算処理されるのと同じタイミングで、演算器１１＿１で
は２回目のダウンロードデータに基づいて（ｍ＋１）個
目のデータ（２回目の処理を行う最初のデータ）に対し
て演算処理が施されている。つまり、このタイミングで
は入力データに対して同時に、１段目の演算器１１＿１
では２回目のダウンロードデータに基づく演算処理が施
され、２段目〜ｎ段目の演算器１１＿２〜１１＿ｎでは
１回目のダウンロードデータに基づく演算処理が施され
ている。このときデータが破壊されるようなことは起こ
っていない。

【００２７】以後、３段目〜ｎ段目の演算器１１＿３〜
１１＿ｎに、１クロック毎に演算データを転送すると同
時に、スタートビットにより２回目のダウンロードデー
タを演算器の内部レジスタに１クロック毎に順次ダウン
ロードしていくことで、ダウンロードデータの変更時で
もデータは破壊されず出力からは正しい演算処理結果が
得ることができる。

【００２８】以後、３回目以降のダウンロード時の本パ
イプライン演算器の動作も１回目、２回目のダウンロー
ド時の動作と全く同様である。

【００２９】以上のように本実施例によれば、入力デー
タに対してパイプライン方式で演算処理を施すｎ段の演
算器１１＿１〜１１＿ｎと、ダウンロードデータ（命令
もしくは係数）を格納しておく記憶手段１２と、ダウン
ロードデータを一時蓄えておくレジスタ１３＿１〜１３
＿ｎと、ダウンロードデータ変更時のフラグであるスタ
ートビットを発生するスタートビット発生手段１４と、
演算器１１＿２〜１１＿ｎに対して１クロックずつ遅ら
せながら個別にスタートビットを転送する（ｎ−１）段
の第１の遅延器１６＿１〜１６＿（ｎ−１）と、スター
トビットが供給される毎に新たなアドレスを発生し記憶
手段１２の制御を行うアドレス発生手段１５を設けるこ
とで、ダウンロードデータ変更時にもデータが破壊され
ることなく、連続して正しい演算処理結果を得ることが
できる。

【００３０】次に、第２の実施例について述べる。図４
は本発明のパイプライン演算器の第２の実施例における
ブロック図を示すものである。

【００３１】まず、本第２の実施例の構成について、図
１の第１の実施例と比較して述べる。図４において、２
１＿１〜２１＿ｎは図１のｎ段の演算器１１＿１〜１１
＿ｎと全く同一の、パイプライン構成をとった演算器
で、２３＿１〜２３＿ｎは図１のｎ個のレジスタ１３＿
１〜１３＿ｎと全く同一のｎ個のレジスタで、２４は図
１のスタートビット発生手段１４と全く同一のスタート
ビット発生手段で、２５は図１のアドレス発生手段１５
と全く同一のアドレス発生手段で、２６＿１〜２６＿
（ｎ−１）は図１の（ｎ−１）段の遅延器１６＿１〜１
６＿（ｎ−１）と全く同一の（ｎ−１）段の第１の遅延
器である。以上の構成要素の接続関係は図１の第１の実
施例と全く同一である。

【００３２】２２＿１〜２２＿ｎはｎ個の記憶手段で、
記憶手段２２＿１はアドレス発生手段２５に接続され、
記憶手段２２＿２〜２２＿ｎは後述する（ｎ−１）段の
第２の遅延器２７＿１〜２７＿（ｎ−１）にそれぞれ接
続される。２７＿１〜２７＿（ｎ−１）は（ｎ−１）段
の第２の遅延器で、アドレス発生手段２５と記憶手段２
２＿１〜２２＿ｎに接続され、アドレス発生手段２５か
ら出力するアドレスを、記憶手段２２＿１〜２２＿（ｎ
−１）に１クロックタイミングずつ遅らせながら、供給
するものである。本実施例のタイミングチャートを図５
に示す。

【００３３】以上のように構成された本実施例のパイプ
ライン演算器について、以下その動作を図４、図５及び
図２を用いて第１の実施例と比較しながら説明する。

【００３４】基準信号（図５（ｋ））をもとにしてスタ
ートビット発生手段２４でスタートビットを生成し（図
５（ｊ））、スタートビットをアドレス発生手段２５に
供給する、という過程までは第１の実施例と同一であ
る。第２の実施例では、アドレス発生手段２５は記憶手
段２７＿１〜２７＿ｎに対するアドレス等の制御信号を
ｎ個の記憶手段２２＿１〜２２＿ｎに対して、（ｎ−
１）段の第２の遅延器２７＿１〜２７＿（ｎ−１）によ
り１クロックタイミングずつ遅らせながら供給する。す
ると、第１の実施例では記憶手段１２からレジスタ１３
＿１〜１３＿ｎにダウンロードデータを一斉に転送して
いたところが、本実施例では記憶手段２２＿１〜２２＿
ｎからレジスタ２３＿１〜２３＿ｎに１クロックタイミ
ングずつ順次遅らせながら転送することになる（図５
（ｈ）、（ｉ））。

【００３５】一方、演算器２１＿１〜２１＿ｎの内部レ
ジスタ１１３は、（ｎ−１）段の第１の遅延器２６＿１
〜２６＿（ｎ−１）により１クロックタイミングずつ遅
れたスタートビットを受け取り、結局演算器２１＿１〜
２１＿ｎの内部レジスタには１クロックタイミングずつ
遅れてダウンロードが行なわれることになる。ｎ段の演
算器２１＿１〜２１＿ｎと（ｎ−１）段の第１の遅延器
２６＿１〜２６＿（ｎ−１）は、それぞれ第１の実施例
のｎ段の演算器１１＿１〜１１＿ｎと（ｎ−１）段の遅
延器１６＿１〜１６＿（ｎ−１）と全く同一の構成、接
続関係で全く同一の動作をする。

【００３６】第１の実施例では、図１において記憶手段
１２からレジスタ１３＿１〜１３＿ｎに一斉にダウンロ
ードを行うので、ｎ段の演算器１１＿１〜１１＿ｎの内
部レジスタ１１３にレジスタ１３＿１〜１３＿ｎからダ
ウンロードが完了するまで次のダウンロードが行えない
ため、同時に３種類のダウンロードデータに基づく演算
処理をｎ段の演算器１１＿１〜１１＿ｎで正しく行うこ
とは困難であった。即ち第１の実施例では、一度のダウ
ンロードデータで演算処理しようとするデータの個数ｍ
は、パイプライン構成をとる演算器の段数ｎよりも大き
くなければその効果が発揮できなという制約があった。

【００３７】本第２の実施例では、レジスタ２３＿１〜
２３＿ｎにそれぞれ記憶手段２２＿１〜２２＿ｎから１
クロックタイミングずつ遅らせながらダウンロードデー
タの転送を行うので、ｍ＜ｎの場合でも演算器２１＿１
〜２１＿ｎにおいて正しく演算処理が行えることにな
る。

【００３８】以上のように本実施例によれば、第１の実
施例における記憶手段１２を、ｎ段の演算器２１＿１〜
２１＿ｎの演算器毎に付随するｎ個の記憶手段２２＿１
〜２２＿ｎに置き換え、第１の実施例に加えてアドレス
発生手段２５の出力を１クロックずつ遅らせる（ｎ−
１）段の第２の遅延器２７＿１〜２７＿（ｎ−１）を設
けることにより、第１の実施例の効果に加えて、一度の
ダウンロードで処理しようとするデータの個数ｍが、演
算器の段数ｎよりも小さくてもデータが破壊されること
なく、正しい演算処理結果を得ることができる。

【００３９】次に、第３の実施例について述べる。図６
は本発明のパイプライン演算器の第３の実施例における
ブロック図を示すものである。まず、本実施例の構成に
関して図１に示した第１の実施例と比較して述べる。

【００４０】３１＿１〜３１＿ｎは図１のｎ段の演算器
１１＿１〜１１＿ｎとは内部構成の異なるｎ段の演算器
で、演算器の内部構成は図９に示す従来例の演算器の内
部構成と同一である。３２は図１の記憶手段１２と全く
同一の記憶手段、３４は図１のスタートビット発生手段
１４と全く同一のスタートビット発生手段である。３５
は図１のアドレス発生手段１５と動作の異なるアドレス
発生手段であり、遅延手段３３＿１〜３３＿ｎへのダウ
ンロードデータの転送を毎クロック繰り返すところが、
第１の実施例のアドレス発生手段１５の動作と異なる点
である。

【００４１】３３＿１〜３３＿ｎは、図１のｎ個のレジ
スタ１３＿１〜１３＿ｎを置き換えた、それぞれ遅延量
の異なるｎ個の遅延手段である。ここで、図６のｎ個の
遅延手段３３＿１〜３３＿ｎのうちで、紙面上左からｋ
番目の遅延手段の遅延量Ｄ（ｋ）は、 Ｄ（ｋ）＝ｋ （クロック） ・・・（１） で与えられる。また、第３の実施例の動作を示すタイミ
ングチャートを図７に示す。

【００４２】以上のように構成された本実施例のパイプ
ライン演算器について、以下その動作を第１の実施例と
比較しながら図６、図７及び図９を用いて説明する。

【００４３】基準信号からスタートビット発生手段３４
でスタートビットを発生し、スタートビットをアドレス
発生手段３５に供給するという過程までは第１の実施例
と同一である。本実施例ではｎ段の演算器３１＿１〜３
１＿ｎにスタートビットを供給しないということが第１
及び第２の実施例と大きく異なる点である。

【００４４】アドレス発生手段３５はスタートビット発
生手段３４からスタートビットを受け取ると所定のアド
レスを発生し、記憶手段３２の該当するアドレスのダウ
ンロードデータを、ｎ個の遅延手段３３＿１〜３３＿ｎ
に一斉に転送する。アドレス発生手段３５はこのダウン
ロードデータの転送動作をクロック毎に繰り返す。ｎ個
の遅延手段３３＿１〜３３＿ｎの遅延量は（１）式で与
えられるので、ｎ段の演算器３１＿１〜３１＿ｎの内部
レジスタには、図６の紙面上左側の演算器から１クロッ
クずつ遅れてダウンロードされていく。従ってダウンロ
ードデータ変更時にもデータが破壊されない。また、遅
延手段３３＿１〜３３＿ｎの左からｋ番目の遅延手段３
３＿ｋは（数１）より最高ｋ種類のダウンロードデータ
を記憶することができるので、一度のダウンロードで演
算処理しようとするデータの個数ｍが演算器の段数ｎよ
り小さい場合であっても、データが破壊されることなく
正しい演算処理結果を得ることができるという、第２の
実施例と同様な効果が得られる。

【００４５】以上のように本実施例によれば、入力デー
タに対してパイプライン方式で演算処理を施すｎ段の演
算器３１＿１〜３１＿ｎと、ダウンロードデータ（命令
もしくは係数）を格納しておく記憶手段３２と、ダウン
ロードデータを一時蓄えておくレジスタ３３＿１〜３３
＿ｎと、ダウンロードデータ変更時のフラグであるスタ
ートビットを発生するスタートビット発生手段３４と、
スタートビットが供給される毎に新たなアドレスを発生
し記憶手段３２の制御を行うアドレス発生手段３５を設
けることにより、ダウンロードデータ変更時にもデータ
が破壊されることなく、正しい演算処理結果を得ること
ができる。

【００４６】なお、本実施例では、遅延手段３３＿ｋの
遅延量を（１）式で与えたが、 Ｄ（ｋ）＝ｋ−１ （クロック） ・・・（２） で与えても、同様の効果が得られる。

【００４７】また以上述べた３つの実施例においては、
ｎ段の演算器への入力を１つとしたが、入力が複数あっ
ても同様の効果が得られるのは言うまでもない。

【００４８】

【発明の効果】以上説明したように、本発明のパイプラ
イン演算器のダウンロードによれば、ダウンロードデー
タ変更時にもデータを破壊することなく正しい演算処理
結果を得ることが可能である。さらに、一度のダウンロ
ードで演算処理しようとするデータの個数ｍが演算器の
段数ｎよりも少ない場合であっても、正しい演算処理結
果を得ることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるパイプライン演
算器のブロック図

【図２】演算器の内部構成を示すブロック図

【図３】本発明の第１の実施例の動作を示すタイミング
チャート

【図４】本発明の第２の実施例のパイプライン演算器の
ブロック図

【図５】本発明の第２の実施例の動作を示すタイミング
チャート

【図６】本発明の第３の実施例におけるパイプライン演
算器のブロック図

【図７】本発明の第３の実施例の動作を示すタイミング
チャート

【図８】従来例のパイプライン演算器のブロック図

【図９】従来例の演算器の内部構成を示すブロック図

【符号の説明】

１１＿１〜１１＿ｎ 演算器 １２ 記憶手段 １３＿１〜１３＿ｎ レジスタ １４ スタートビット発生手段 １５ アドレス発生手段 １６＿１〜１６＿（ｎ−１） 第１の遅延器 １１１ 演算器本体 １１２ パイプラインレジスタ １１３ 内部レジスタ ２１＿１〜２１＿ｎ 演算器 ２２＿１〜２２＿ｎ 記憶手段 ２３＿１〜２３＿ｎ レジスタ ２４ スタートビット発生手段 ２５ アドレス発生手段 ２６＿１〜２６＿（ｎ−１） 第１の遅延器 ２７＿１〜２７＿（ｎ−１） 第２の遅延器 ３１＿１〜３１＿ｎ 演算器 ３２ 記憶手段 ３３＿１〜３３＿ｎ 遅延手段 ３４ スタートビット発生手段 ３５ アドレス発生手段

フロントページの続き (72)発明者 西尾 歳朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 瀬藤 幸児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】設定された命令もしくは係数に基づいて演
   算処理を行ない、かつ互いに接続されパイプライン構成
   をとったｎ段（ただし、ｎは自然数）の演算器と、前記
   ｎ段の演算器の命令もしくは係数を格納しておく記憶手
   段と、前記ｎ段の各々の演算器および前記記憶手段に接
   続され、前記記憶手段から出力される命令もしくは係数
   を一時蓄えておくｎ個のレジスタと、前記ｎ段の演算器
   のうちの１段目の演算器に接続され、入力される基準信
   号から前記ｎ段の演算器に命令もしくは係数を再設定す
   るときのフラグとなるスタートビットを発生するスター
   トビット発生手段と、前記スタートビット発生手段と前
   記ｎ段の演算器のうちの２段目の演算器からｎ段目の演
   算器の各々に接続され、前記スタートビットを転送する
   互いに接続された（ｎ−１）段の第１の遅延器と、前記
   スタートビット発生手段と前記記憶手段に接続され、ス
   タートビットが入力されるごとに前記記憶手段の読み出
   しアドレスを発生し、前記記憶手段から命令もしくは係
   数を前記レジスタに転送する制御を行うアドレス発生手
   段とで構成されたことを特徴とするパイプライン演算
   器。
2. 【請求項２】記憶手段はｎ段の各々の演算器に対してそ
   れぞれ対応するようｎ個の記憶手段で構成され、さら
   に、アドレス発生手段と前記ｎ個の記憶手段のうちの第
   ２番目の記憶手段から第ｎ番目の記憶手段の各々の記憶
   手段に接続され、前記アドレス発生手段の出力を転送す
   る互いに接続された（ｎ−１）段の第２の遅延器を具備
   したことを特徴とする請求項１記載のパイプライン演算
   器。
3. 【請求項３】設定された命令もしくは係数に基づいて演
   算処理を行ない、かつ互いに接続されパイプライン構成
   をとったｎ段の演算器（ただし、ｎは自然数）と、前記
   ｎ段の演算器の命令もしくは係数を格納しておく記憶手
   段と、前記ｎ段の各々の演算器と前記記憶手段に接続さ
   れ、前記記憶手段から出力される命令もしくは係数を遅
   延させるｎ個の遅延手段と、入力される基準信号から前
   記ｎ段の演算器に命令もしくは係数を再設定するときの
   フラグとなるスタートビットを発生するスタートビット
   発生手段と、前記スタートビット発生手段と前記記憶手
   段に接続され、前記スタートビットが入力されるごとに
   前記記憶手段の読み出しアドレスを発生し、前記記憶手
   段から命令もしくは係数を前記遅延手段に転送する制御
   を行うアドレス発生手段とで構成されたことを特徴とす
   るパイプライン演算器。