JPS62144284A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 後段のモジュールから当該モジュールの出力要求タイミ
ングを受は取り、該タイミングと当該モジュールの遅延
時間とから当該モジュールの入力タイミングを決定し、
これを前段のモジュールに対する出力要求タイミングと
して通知することにより、パイプライン全体の各モジュ
ールの動作りイミノジを決定し、このタイミングに従っ
て各モジュールは自分自身の入出力動作を制御すること
により、パイプライン全体のタイミングをとる。

〔卒業上の利用分野〕

本発明はパイプライン制御方式に係り、更に詳細には任
意パスで構成されたパイプライン処理装置における各段
モジュールの動作タイミング制御方式に関する。

〔従来の技術〕

従来の画像処理装置等のデータ処理装置に用いられてい
るパイプライン接続方式では、パイプラインの構成が固
定されているため、多岐にわたる処理を行うには、処理
に対応したパイプラインをそれぞれ準備する必要があっ
た。

このように従来のパイプラインは柔軟性に欠ける難点が
あり、これを解消するため、任意にパイプラインを構成
し得るパイプライン制御方式を開発しようとする努力が
なされている。

例えば、本願発明者らは先に第５図に示すように、複数
組のり−ドハス２１及びライトバス２２間に多数の処理
モジュール（以下ＩＰＵと略記する）２３や、メモリ　
（例えばフレームメモリ、以下ＩＭと略記する）２４を
介装しておき、各モジュール２３及び２４のそれぞれに
設けられたバス選択手段２５により、それぞれのモジュ
ール２３．２４を接続すべきリードバス２１及びライト
バス２２を選択することにより、任意にモジュールを組
み合わせて、所望のパイプラインを構成し得るパイプラ
インの制御方式を提唱した。

かかる任意バスで構成されるパイプライン処理装置にお
いては、パイプラインを構成するモジュールは固定され
ない。一般にモジュールの遅延時間はその処理内容によ
り異なる。従って各バスに要請されるタイミングも、構
成されたパイプラインにより異なることとなる。

〔発明が解決しようとする問題点〕

そのため任意にモジュールを組み合わせてパイプライン
を構成した場合、何らかのタイミング制御手段を必要と
する。そこで各モジュールの遅延時間を一定にする方式
もあるが、これでは拡張性に乏しく、また各モジュール
のタイミングをパイプラインの構成に応じて制御する回
路を設けようとすると、ハードウェア構成がいたずらに
大規模化、複雑化するという問題がある。

本発明の目的は、パイプラインの構成に応じたタイミン
グ信号を、各モジュールとその間のバスに出力し得るパ
イプライン制御方式を提供することにある。

〔問題点を解決するための手段〕

この目的を達成するため、本発明においては、前述の任
意パスでパイプラインを構成するため、第１図に示す構
成のモジュール１を使用する。

同図の処理部２は、通常の構成のモジュールであって、
本発明ではこれにタイミング決定部３と制御部４とを付
設した。

タイミング決定部３は、後段から送られてきた出力要求
タイミングｔｏを受け、このタイミングと自分自身の遅
延時間、即ちそのモジュールがデ、−夕を受は取ってか
らデータを出力するまでに要する時間とから、前段から
データを受は取るタイミングを決定し、このタイミング
を前段のモジュールに出力要求タイミングｔ１　として
送出する。

第２図は上述のタイミング決定法の説明、図で、ＣＬＫ
〔同図（ａｌ参照〕はシステムクロック、Ｌ。

〔同図（ｂ）参照〕は後段からの出力要求タイミングを
示す。　　ｔｏは、図示したようにｎクロックごとに周
期的に出力され、後段に対するデータの出力を、このタ
イミングで行うことを要求するものである。

当モジュールは前段からのデータ入力を開始してから、
自分自身の遅延時間、即ち処理を施するに要する時間ｄ
クロックの後に出力を開始できる。

従って、当モジュールがタイミングｔｏで後段のモジュ
ールに対してデータを出力するためには、１ｏより少な
くともｄクロック前〔即ちｔｏよりｎ−ｄクロック遅れ
たタイミング）ｔｌで前段がらのデータ入力を開始すれ
ば良いこととなる。

そこで当モジュールはこのようにして決定したタイミン
グｔ１を、前段モジュールに対して出力要求タイミング
として送出する。

かかるタイミング決定に際し、各モジュール１の遅延時
間ｄを求めるのは、各モジュール１のタイミング決定部
３に固定値レジスタ５を設けておき、これにそのモジュ
ールの遅延時間ｄを格納しておく等の方法を用いること
ができ、至って容易である。

本発明では上述のように構成されたモジュールを任意に
組み合わせてパイプラインを構成し、このパイプライン
の最終段モジュールにシステムからフレームリセット信
号Ｌｏを与える。最終段モジュールはこのｔ。を基準と
して前段モジエールに対する出力要求タイミング１．を
決定し、これを前段モジュールに出力する。この操作を
順次初段モジュールまで繰り返し、パイプライン全体に
わたって各段モジュールの入出力タイミングが決定され
る。

各段モジュールにおいては、制御部４がシステムクロッ
クＣＬ　Ｋに同期し、上記決定されたタイミング１．．
１ｏでそのモジュールの入出力を開始するよう動作を制
御することにより、メモリタイミング１で前段の出力デ
ータＤｏを受は取り、これにそのモジュールにおける処
理を施し、遅延時間ｄの後、メモリタイミング０で後段
に対してデータＤ１を出力する。

〔作　用〕

上述の如く本発明においては、最終段モジュールのタイ
ミングを指定するのみで、各モジュールの動作タイミン
グが最終段から初段にいたるまで連鎖的に決定され、こ
のタイミングで各モジュールが自分自身のタイミングを
制御する。従って各モジュールは前後段にどのようなモ
ジュールが接続されているかを意識する必要がなく、パ
イプライン全体のタイミングを取ることが至って容易で
ある。また、モジュールを組合せてパイプラインを構成
するに際して、各モジュールの遅延時間を考慮する必要
がなく、パイプラインの構成も容易となる。

〔実施例〕

以下本発明の一実施例を図面を参照しながら説明する。

第３図は上述のモジュールを用い、各モジュールが使用
するバスを、モジュール自身が選択することにより構成
されたパイプラインの一実施例を示す図である。本実施
例は、ＴＶカメラ（以下ＩＴＶと略記する）で撮像され
て得られた画像データを、ｒｐｕ、で演算処理を施し、
演算結果を１Ｍ１に格納し、更にＩＰＵ２で演算処理し
てその出力を１Ｍ２に転送し、これを表示装置（以下Ｄ
ＩＳＰと略記する）に表示させるという一連の処理を実
行するためのパイプラインである。

このようにパイプラインを構成した後、実際にパイプラ
イン処理を実行するに先立ち、システムの出力制御部（
図示せず）から最終段のモジュール、即ちＤＩＳＰに１
Ｍ２の内容を転送開始するタイミングを指定する信号を
、ＤＩＳＰに送出する。この信号は第４図（ａ）のフレ
ームリセット１である。

このタイミングはまた１Ｍ２の出力要求タイミングであ
るので、ＤＩＳＰから１Ｍ２に対して出力要求タイミン
グとして出力される。即ちフレームリセット１は、ＤＩ
ＳＰにとっては前段のモジュールＩＰＵ２に対して要求
する出力タイミングｔ１であり、ＩＰＵ２にとっては、
後段モジュールの１Ｍ２から要求された出力タイミング
Ｌｏである。

１Ｍ２においてはタイミング決定部３が、このフレーム
リセット１と自分自身の遅延時間ｄとに基づいて、前段
からデータの入力を開始するタイミングを決定し、これ
をＩＰＵ２に対する出力要求タイミングｔ１　として送
出する。これをフレームリセット２〔同図（ｅ）〕とし
て示す。

フレームリセット２はＩＰＵ２に対する出力要求タイミ
ングＬｏであって、■ＰＵ２はこのタイミングと自分自
身の遅延時間とに基づいて、前段のＩＭ、からの出力を
要求するタイミングｔ１をＩＭ＋　に対して送出する〔
同図ｔｈｌフレームリセット３参照〕。

同様にしてＩＭ、は、前段モジュールＩＰＵ。

に対してフレームリセット４〔同図（１）〕を送出し、
ＩＰＵＩ　はＩＴＶに対しフレームリセット５　〔同図
（ρ）〕を送出する。各モジュールの制御部４は、上述
のようにして決定したタイミングに基づいて自モジュー
ルの入出力動作を制御する。

本実施例では以上説明したようにして、パイプラインを
構成する全モジュールのタイミングが連鎖的に決定され
、そのタイミングで各モジュールが所定の処理を実行す
ることにより、パイプライン全体にわたって動作タイミ
ングの整合がとられたこととなる。

しかる後初段モジュールのＩＴＶから画像データ〔第４
図（ｑ）、第１図のＤ０）がＶａｌｉｄ信号〔第４図（
ｒ）、第１図の■１〕とともに、フレームリセット５の
タイミングでリードバスＲ１を介してＩＰＵＩ　に出力
される。

ＩＰＵＩ　はこのデータに所定の演算処理を施した後、
フレームリセット４のタイミングで、ライトハスＷ１を
介してＩ　Ｍ　１に、データ〔第４図Ｆｍｌ〕を出力す
るとともに、Ｖａｌｉｄ信号〔第４図（ｎ）〕を送出す
る。

このＩＭ、に格納されたデータは、フレームリセット３
のタイミングで■ＰＵ２に対してて、上記格納したデー
タを転送〔第４図（ｉ）〕するとともに、Ｖａｌｉｄ信
号〔第４図（ｇ）〕を〕送する。

ＩＰＵ２はこのデータに対して所定の演算処理を施し、
演算結果データ〔第４図（ｅ）〕をフレームリセット２
のタイミングで、Ｖａｌｉｄ信号〔第４図（ｇ）〕とと
もにＩＭ２に出力する。

１Ｍ２はこの格納されたデータを、フレームリセット１
のタイミングでＶａｌｉｄ信号〔第４図（Ｃ）〕ととも
にＤＩＳＰに転送〔第４図（ｂ１）　）　’Ｌ、Ｉ）Ｉ
ＳＰに当該パイプラインで処理された画像が表示される
。

以上の如く上記一実施例に示した任意バスで構成された
パイプラインによれば、各モジュールとその間のバスの
動作タイミングを、１つの信号から連鎖的に整合させる
ことができ、パイプラインのタイミング制御がいたって
簡単化される。

なお上記一実施例ではタイミング信号として、画像デー
タの区切信号のフレームリセットを用いた例を説明した
が、タイミング信号はこれに限定されるものではなく、
パイプライン処理単位に応じて種々の信号を選択し得る
ものである。

また上記遅延時間は、演算処理モジュールにおいてはデ
ータの入力が開始されてからそのモジュールにおける処
理を行なってデータの出力を開始するまでに要する時間
を意味し、メモリにおいては、リード／ライトの切り換
え周期を用いれば良い。

〔発明の効果〕

以上説明した如く本発明によれば、任意バスで構成され
たパイプラインの最終段にタイミング信号を与えるのみ
で、各モジュールのタイミングを連鎖的に決定すること
が可能となり、従ってパイプラインのタイミング制御が
容易となり、システム構成の柔軟性が増大する。しかも
本発明を実施するために必要なハードウェア構成もいた
って簡単である。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明における各モジュールのタイミング決定
法説明図、 第３図は本発明一実施例の構成説明図、第４図は上記一
実施例の動作説明のためのタイミング図、 第５図は従来のパイプラインの構成説明図である。 図において、１はモジュール、２は処理部、３はタイミ
ング決定部、４は制御部、５は固有値レジスタ、６及び
６′はデータバス、ｔｏ及びｔｌはそれぞれ、後段から
の及び前段に対する出力要求タイミング、ＣＬＫはシス
テムクロックを示す。 オ廃朗の手鼻へこ波ｐ回目 ＠１図 （ＣＩＩＣＬ　に　　１１１１１１１１１１１１１１１
１１１１１１１１１フイミ＞７・ジアプε辻ｊ亡四図 ）＼・４７・ライ＞１Ｐ文゛例箆乞弓可δ］第３図 百尋９ラ　否云う号巳Ｓ３→畦巨侶そ９侵Ｊ４パ４でラ
イン説明図 第　５　図

Claims (1)

1. 【特許請求の範囲】 画像データの転送を行う複数組のデータバス（６、６′
   ）と、該複数組のデータバス（６、６′）を介して接続
   された複数個のモジュール（１）とのうちから、前記モ
   ジュール（１）がそれぞれ使用するデータバス（６、６
   ′）を選択することにより構成され、且つシステムタイ
   ミングに同期して動作するパイプラインにおいて、 前記各モジュール（１）にタイミング決定部（３）と制
   御部（４）とを付設し、 各モジュール（１）は、前記決定部（３）が後段から送
   出された当該モジュールに対する出力要求タイミング（
   ｔ＿０）と当該モジュールの遅延時間とから当該モジュ
   ールのデータ入力開始タイミング（ｔ＿１）を決定し、
   これを前段モジュールに対する出力要求タイミング（ｔ
   ＿１）として出力することにより、前記パイプラインの
   最終段モジュールから前段モジュールに向かって連鎖的
   に各段モジュール（１）の入出力タイミング（ｔ＿１、
   ｔ＿０）を決定可能とし、 前記パイプラインを起動するに際しては、最終段モジュ
   ールに基準タイミング信号を送出し、該基準タイミング
   信号に基づいて連鎖的に全段モジュール（１）の入出力
   タイミング（ｔ＿１、ｔ＿０）を決定し、各段モジュー
   ル（１）においては前記制御部（４）が前記決定された
   自モジュール（１）の入出力タイミング（ｔ＿１、ｔ＿
   ０）に従って自モジュール（１）の入出力動作を制御す
   るようにしたことを特徴とするパイプライン制御方式。