JP2000214837A - 表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 処理速度の速い表示装置を提供する。 【解決手段】 表示用の画像データを生成するなどの処
理を行うＣＰＵ１５、画像データを記憶する画像メモリ
１６、画像表示用の液晶表示部１７、およびＣＰＵ１５
により生成された画像データを取り込んで画像メモリ１
６に記憶させるとともに、液晶表示部１７で画像表示を
行う際に使用される制御信号の生成および画像メモリ１
６からの画像データの読み出しを自動的に行って、これ
ら制御信号および画像データを周期的に液晶表示部１７
に出力する表示制御部１８などを具備し、制御信号の生
成および画像データの読み出しを自動的に行わせて液晶
表示部１７に周期的に出力させ、これにより、表示画像
が自動的にリフレッシュされるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、液晶表示
部、中央処理装置、画像メモリ、および中央処理装置か
ら画像データを取り込んで画像メモリに記憶させるとと
もにその画像データを用いて液晶表示部に画像を表示さ
せる表示制御部を備える表示装置に関するものである。

【０００２】

【従来の技術】この種の表示装置には、被制御機器が接
続されるプログラマブルコントローラなどの外部機器が
接続される外部通信制御部、およびその被制御機器を制
御するために使用されるタッチパネル制御部などをさら
に備えたものがある。

【０００３】図１９はこのような従来の表示装置を示す
概略構成図で、この表示装置は、システム全体の制御に
使用されるシステムプログラムなどを記憶するＲＯＭ１
１PAと、作業データなどが一時的に記憶されるＲＡＭ１
２と、当該表示装置に接続される図略の外部機器と通信
を行う外部通信制御部１３と、タッチパネル１４０およ
びこのタッチパネル１４０のスイッチ状態の検出などを
行うタッチパネル制御回路１４１により成るタッチパネ
ル制御部１４と、描画処理を行って表示用の画像データ
を生成するなどの処理を行うＣＰＵ（中央処理装置）１
５PAと、その画像データを記憶する画像メモリ１６と、
液晶表示パネル１７０およびこの液晶表示パネル１７０
の液晶表示制御を行う液晶制御回路１７１により成る液
晶表示部１７と、ＣＰＵ１５PAにより生成された画像デ
ータを取り込んで画像メモリ１６に記憶させるととも
に、液晶表示部１７で画像表示を行う際に使用される制
御信号の生成および画像メモリ１６からの画像データの
読み出しをＣＰＵ１５PAの制御に従って行い、これら制
御信号および画像データを周期的に液晶表示部１７に出
力する表示制御部１８PAとを備えている。

【０００４】ただし、この表示制御部１８PAで生成され
る制御信号には、垂直同期信号、水平同期信号、データ
イネーブル信号およびデータクロックなどがある。

【０００５】図２０は図１９のＣＰＵにより実行される
処理ルーチンの一例を示す図で、この処理ルーチンで
は、まず、表示装置全体の動作を決定するメイン処理が
実行される（Ｓ１）。例えば、後述のタッチパネル状態
認識処理Ｓ４で得られたタッチパネル１４０のスイッチ
状態に応じて、予め機能を割り当てられているスイッチ
を抽出してその機能を実行するためのフラグ処理が行わ
れる。また、後述の外部通信処理Ｓ２で得られたフラグ
に応じて、次に実行するためのフラグ処理が行われる。

【０００６】次いで、外部通信処理が実行される（Ｓ
２）。例えば、メイン処理Ｓ１で得られたフラグに従っ
て外部通信制御部１３の制御を行う処理が実行される。
これにより、外部機器と通信が行われる。

【０００７】次いで、描画処理が実行される（Ｓ３）。
例えば、メイン処理Ｓ１で得られたフラグに従って、主
に液晶表示部１７の画面表示を更新する場合には、描画
処理を行って表示用の画像データを生成して表示制御回
路１８PAを介して画像メモリ１６に記憶させる処理が実
行される。

【０００８】次いで、タッチパネル制御部１４と通信を
行ってタッチパネル１４０のスイッチ状態を得るタッチ
パネル状態認識処理が実行される（Ｓ４）。

【０００９】このようなメイン処理Ｓ１、外部通信処理
Ｓ２、描画処理Ｓ３およびタッチパネル状態認識処理Ｓ
４は順次繰り返して実行される。

【００１０】図２１は図１９のＣＰＵにより実行される
画像データ読み出し制御用の割り込み処理ルーチンの一
例を示す図で、この処理ルーチンの割り込みが発生する
と、画像メモリ１６の読み出しアドレスを生成するアド
レス生成処理が実行され（Ｓ５）、次いで、その読み出
しアドレスを表示制御回路１８PAに送信するアドレス送
信処理が実行される（Ｓ６）。この後、表示制御回路１
８PAは、ＣＰＵ１５PAからその読み出しアドレスを受信
すると、この読み出しアドレスに従って画像メモリ１６
から画像データを読み出して上述の制御信号とともに液
晶表示部１７に出力する。これにより、液晶表示部１７
の画像表示のリフレッシュが行われる。

【００１１】なお、特開昭５８−９７０８６号公報に
は、画像の走査に応じてなされる一定周期毎の画素デー
タの読出しまたは書込みの制御と、ＣＰＵ等により非同
期で行われる画素データの読出しまたは書込みの制御と
を、各々交互に行わせるようにした画像メモリ用データ
転送回路が開示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、図１９
に示す従来の表示装置では、ＣＰＵが表示制御回路に読
み出しアドレスを周期的に送信する必要があるため、Ｃ
ＰＵの処理負荷が大きくなり、その分に応じて表示装置
全体の処理速度が遅くなる課題がある。

【００１３】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、処理速度の速い表示装
置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
の請求項１記載の発明は、画像表示用の表示手段と、表
示用の画像データを生成する制御手段と、前記画像デー
タを記憶する画像記憶手段と、前記制御手段により生成
された画像データを取り込んで前記画像記憶手段に記憶
させるとともに、前記表示手段で画像表示を行う際に使
用される制御信号の生成および前記画像記憶手段からの
画像データの読み出しを自動的に行って、これら制御信
号および画像データを周期的に前記表示手段に出力する
表示制御手段とを備えるものである。

【００１５】この構成では、制御信号の生成および画像
記憶手段からの画像データの読み出しが自動的に行われ
て、これら制御信号および画像データが周期的に表示手
段に出力されるので、表示手段で表示される画像が自動
的にリフレッシュされるようになる。これにより、制御
手段、引いては本表示装置の処理速度を向上させること
が可能になる。

【００１６】請求項２記載の発明は、全体の処理を行う
中央処理装置と、表示用の表示部と、画像データを記憶
する画像メモリと、前記中央処理装置と通信を行う通信
制御部、前記表示部で画像表示を行う際に使用される制
御信号を生成する制御信号生成部、前記画像メモリに対
するアクセス用のアドレスを生成するアドレス生成部、
前記制御信号およびアドレスを用いて前記画像メモリに
対してアクセスを行うメモリアクセス部、およびこのメ
モリアクセス部を介して前記画像メモリから読み出され
る画像データおよび前記制御信号を前記表示部に同期を
とって出力する出力同期部により構成され、前記表示部
に画像を表示する際に使用される画像データを前記画像
メモリに記憶させるとともに、前記制御信号の生成およ
び前記画像メモリからの画像データの読み出しを自動的
に行って、これら制御信号および画像データを周期的に
前記表示部に出力する表示制御部とを備えるものであ
る。

【００１７】この構成では、制御信号の生成および画像
メモリからの画像データの読み出しが自動的に行われ
て、これら制御信号および画像データが周期的に表示部
に出力されるので、表示部で表示される画像が自動的に
リフレッシュされるようになる。これにより、中央処理
装置、引いては本表示装置の処理速度を向上させること
が可能になる。

【００１８】請求項３記載の発明は、全体の処理を行う
中央処理装置と、表示用の表示部と、画像データを記憶
するシングルポート形の画像メモリと、前記中央処理装
置と通信を行う通信制御部、前記表示部で画像表示を行
う際に使用される制御信号を生成する制御信号生成部、
前記画像メモリに対するアクセス用のアドレスを生成す
るアドレス生成部、前記制御信号およびアドレスを用い
て前記画像メモリに対してアクセスを行うメモリアクセ
ス部、前記制御信号からゲート信号を生成するゲート信
号生成部、前記通信制御部と前記画像メモリとの間に介
在するとともに前記メモリアクセス部と前記画像メモリ
との間に介在し前記ゲート信号を用いて前記中央処理装
置からのアクセスおよび前記メモリアクセス部からのア
クセスの制御を行う選択部、および前記メモリアクセス
部を介して前記画像メモリから読み出される画像データ
および前記制御信号を前記表示部に同期をとって出力す
る出力同期部により構成され、前記表示部に画像を表示
する際に使用される画像データを前記画像メモリに記憶
させるとともに、前記制御信号の生成および前記画像メ
モリからの画像データの読み出しを自動的に行って、こ
れら制御信号および画像データを周期的に前記表示部に
出力し、また、前記画像データの読み出しを行っていな
い期間、前記ゲート信号を生成して前記中央処理装置に
出力するとともに、前記ゲート信号が出力されている間
に、更新用の画像データを前記画像メモリに記憶させる
表示制御部とを備えるものである。

【００１９】この構成によれば、本表示装置の処理速度
を向上させることが可能になるとともに、選択部で、中
央処理装置からのアクセスおよびメモリアクセス部から
のアクセスの制御が行われるので、画像メモリにシング
ル形メモリを使用することが可能になる。

【００２０】請求項４記載の発明は、全体の処理を行う
中央処理装置と、表示用の表示部と、第１および第２画
像メモリと、前記中央処理装置と通信を行う通信制御
部、前記表示部で画像表示を行う際に使用される制御信
号を生成する制御信号生成部、前記第１および第２画像
メモリに対するアクセス用のアドレスを生成するアドレ
ス生成部、前記制御信号およびアドレスを用いて前記第
１および第２画像メモリの一方にアクセスを行うメモリ
アクセス部、前記第１および第２画像メモリをそれぞれ
交互に書き込み用および読み出し用のいずれかの用途に
切り換えるための切換信号を出力する切換信号出力部、
前記通信制御部と前記第１および第２画像メモリとの間
に介在するとともに前記メモリアクセス部と前記第１お
よび第２画像メモリとの間に介在し前記切換信号に応じ
て前記第１および第２画像メモリの一方を読み出し用と
して前記メモリアクセス部に接続するとともに前記第１
および第２画像メモリの他方を書き込み用として前記通
信制御部に接続する切換部、および前記制御信号および
前記メモリアクセス部を介して読み出される画像データ
を前記表示部に同期をとって出力する出力同期部により
構成され、前記表示部に画像を表示する際に使用される
画像データを前記画像メモリに記憶させるとともに、前
記制御信号の生成および画像データの読み出しを自動的
に行って、これら制御信号および画像データを周期的に
前記表示部に出力する表示制御部とを備えるものであ
る。

【００２１】この構成によれば、本表示装置の処理速度
を向上させることが可能になるとともに、第１および第
２画像メモリが書き込み用および読み出し用の２つの用
途の一方に交互に切り換えられて使用されるので、更新
画像データの画像メモリへの書き込みタイミングに制約
が無くなり、中央処理装置が任意のタイミングで画像デ
ータを表示制御部に転送することが可能になる。

【００２２】請求項５記載の発明は、全体の処理を行う
中央処理装置と、表示用の表示部と、第１および第２画
像メモリと、前記中央処理装置と通信を行う通信制御
部、前記表示部で画像表示を行う際に使用される制御信
号を生成する制御信号生成部、前記第１および第２画像
メモリに対するアクセス用のアドレスを生成するアドレ
ス生成部、前記制御信号およびアドレスを用いて前記第
１および第２画像メモリの一方にアクセスを行うメモリ
アクセス部、前記第１および第２画像メモリをそれぞれ
交互に書き込み用および読み出し用のいずれかの用途に
切り換えるための切換信号を出力する切換信号出力部、
前記通信制御部と前記第１および第２画像メモリとの間
に介在するとともに前記メモリアクセス部と前記第１お
よび第２画像メモリとの間に介在し前記切換信号に応じ
て前記第１および第２画像メモリの一方を読み出し用と
して前記メモリアクセス部に接続するとともに前記第１
および第２画像メモリの他方を書き込み用として前記通
信制御部に接続する切換部、および前記制御信号および
前記メモリアクセス部を介して読み出される画像データ
を前記表示部に同期をとって出力する出力同期部により
構成され、前記表示部に画像を表示する際に使用される
画像データを前記画像メモリに記憶させるとともに、前
記制御信号の生成および画像データの読み出しを自動的
に行って、これら制御信号および画像データを周期的に
前記表示部に出力する表示制御部とを備え、前記表示制
御部は、前記中央処理装置からの制御情報および当該表
示制御部の状態を示す情報を記憶する共有メモリと、前
記中央処理装置からのアクセスを制御するとともに当該
表示制御部の状態を示す情報を前記共有メモリに記憶さ
せる共有メモリ制御部とを有するものである。

【００２３】この構成によれば、本表示装置の処理速度
を向上させることが可能になるとともに、中央処理装置
が任意のタイミングで画像データを表示制御部に転送す
ることが可能になる。また、中央処理装置は、通信制御
部および共有メモリ制御部を介して、表示制御部の状態
を示す情報を記憶する共有メモリにアクセスすることが
できるので、送信した画像メモリの用途を切り換える切
換情報の動作結果を知ることが可能になるとともに、任
意のタイミングで表示制御部の動作状態を知ることが可
能になる。この結果、通信の信頼性を向上させることが
できる。

【００２４】請求項６記載は、全体の処理を行う中央処
理装置と、表示用の表示部と、前記表示部の複数画面分
の画像データを予め区分けされた各区間内に格納して記
憶する第１および第２画像メモリと、前記中央処理装置
と通信を行う通信制御部、前記表示部で画像表示を行う
際に使用される制御信号を生成する制御信号生成部、前
記第１および第２画像メモリに対するアクセス用のアド
レスであって前記各区間のうちオフセット信号から特定
される区間内のアドレスを生成するアドレス生成部、前
記制御信号およびアドレスを用いて前記第１および第２
画像メモリの一方にアクセスを行うメモリアクセス部、
前記第１および第２画像メモリをそれぞれ交互に書き込
み用および読み出し用のいずれかの用途に切り換えるた
めの切換信号を出力する切換信号出力部、前記通信制御
部と前記第１および第２画像メモリとの間に介在すると
ともに前記メモリアクセス部と前記第１および第２画像
メモリとの間に介在し前記切換信号に応じて前記第１お
よび第２画像メモリの一方を読み出し用として前記メモ
リアクセス部に接続するとともに前記第１および第２画
像メモリの他方を書き込み用として前記通信制御部に接
続する切換部、および前記制御信号および前記メモリア
クセス部を介して読み出される画像データを前記表示部
に同期をとって出力する出力同期部により構成され、前
記表示部に画像を表示する際に使用される画像データを
前記画像メモリに記憶させるとともに、前記制御信号の
生成および画像データの読み出しを自動的に行って、こ
れら制御信号および画像データを周期的に前記表示部に
出力する表示制御部とを備え、前記表示制御部は、前記
中央処理装置からの制御情報および当該表示制御部の状
態を示す情報を記憶する共有メモリと、前記中央処理装
置からのアクセスを制御するとともに当該表示制御部の
状態を示す情報を前記共有メモリに記憶させる共有メモ
リ制御部と、前記共有メモリ制御部を介して前記共有メ
モリから得られる所定情報から前記オフセット信号を生
成して前記アドレス生成部に出力するオフセット切換部
とを有するものである。

【００２５】この構成によれば、本表示装置の処理速度
を向上させることが可能になるとともに、中央処理装置
が任意のタイミングで画像データを表示制御部に転送す
ることが可能になる。また、中央処理装置が、送信した
画像メモリの用途を切り換える切換情報の動作結果を知
ることが可能になるとともに、任意のタイミングで表示
制御部の動作状態を知ることが可能になり、通信の信頼
性を向上させることができる。さらに、画像メモリに予
め予測される画像データを用意しておけば、オフセット
信号を切り換えだけで液晶表示部の画像表示を即座に更
新することが可能になる。

【００２６】請求項７記載の発明は、全体の処理を行う
中央処理装置と、表示用の表示部と、前記表示部の複数
画面分の画像データを予め区分けされた各区間内に格納
して記憶するシングルポート形の画像メモリと、前記中
央処理装置と通信を行う通信制御部、前記表示部で画像
表示を行う際に使用される制御信号を生成する制御信号
生成部、前記画像メモリに対するアクセス用のアドレス
であって前記各区間のうちオフセット信号から特定され
る区間内のアドレスを生成するアドレス生成部、前記制
御信号およびアドレスを用いて前記画像メモリに対して
アクセスを行うメモリアクセス部、前記制御信号からゲ
ート信号を生成するゲート信号生成部、前記通信制御部
と前記画像メモリとの間に介在するとともに前記メモリ
アクセス部と前記画像メモリとの間に介在し前記ゲート
信号を用いて前記中央処理装置からのアクセスおよび前
記メモリアクセス部からのアクセスの制御を行う選択
部、前記通信制御部を介して前記中央処理装置から送信
される制御信号から前記オフセット信号を生成するオフ
セット切換部、および前記メモリアクセス部を介して前
記画像メモリから読み出される画像データおよび前記制
御信号を前記表示部に同期をとって出力する出力同期部
により構成され、前記表示部に画像を表示する際に使用
される画像データを前記画像メモリに記憶させるととも
に、前記制御信号の生成および前記画像メモリからの画
像データの読み出しを自動的に行って、これら制御信号
および画像データを周期的に前記表示部に出力し、ま
た、前記画像データの読み出しを行っていない期間、前
記ゲート信号を生成して前記中央処理装置に出力すると
ともに、前記ゲート信号が出力されている間に、更新用
の画像データを前記画像メモリに記憶させる表示制御部
とを備えるものである。

【００２７】この構成によれば、本表示装置の処理速度
を向上させることが可能になるとともに、画像メモリに
シングル形メモリを使用することが可能になる。また、
画像メモリに予め予測される画像データを用意しておけ
ば、オフセット信号を切り換えだけで液晶表示部の画像
表示を即座に更新することが可能になる。

【００２８】

【発明の実施の形態】図１は本発明の第１実施形態に係
る表示装置の概略構成図で、この図を用いて以下に第１
実施形態の説明を行う。

【００２９】本表示装置は、システム全体の制御に使用
されるシステムプログラムなどを記憶するＲＯＭ１１
と、作業データなどが一時的に記憶されるＲＡＭ１２
と、当該表示装置に接続される図略の外部機器と通信を
行う外部通信制御部１３と、タッチパネル１４０および
このタッチパネル１４０のスイッチ状態の検出などを行
うタッチパネル制御回路１４１により成るタッチパネル
制御部１４と、表示用の画像データを生成するなどの処
理を行うＣＰＵ（制御手段）１５と、その画像データを
記憶する画像メモリ（画像記憶手段）１６と、液晶表示
パネル１７０およびこの液晶表示パネル１７０の液晶表
示制御を行う液晶制御回路１７１により成る液晶表示部
（表示手段）１７と、ＣＰＵ１５により生成された画像
データを取り込んで画像メモリ１６に記憶させるととも
に、液晶表示部１７で画像表示を行う際に使用される制
御信号の生成および画像メモリ１６からの画像データの
読み出しを自動的に行って、これら制御信号および画像
データを周期的に液晶表示部１７に出力する表示制御部
（表示制御手段，表示部）１８とを備えている。

【００３０】ただし、ＲＯＭ１１、ＲＡＭ１２、外部通
信制御部１３、タッチパネル制御部１４、ＣＰＵ１５お
よび表示制御部１８はバスラインに接続されている。

【００３１】図２は図１のＣＰＵにより実行される処理
ルーチンの一例を示す図、図３は図１の表示制御部の内
部構成などを示す図で、これらの図を用いてＣＰＵ１５
および表示制御部１８についてさらに詳述する。

【００３２】ＣＰＵ１５は、本表示装置の全体を制御す
るための中枢となっており、図２に示す処理ルーチンに
従って種々の処理（制御）を行う。

【００３３】すなわち、ＣＰＵ１５は、表示装置全体の
動作を決定するメイン処理を行う。例えば、後述のタッ
チパネル状態認識処理で得られたタッチパネル１４０の
スイッチ状態に応じて、予め機能を割り当てられている
スイッチを抽出してその機能を実行するためのフラグ処
理が行われる。また、後述の外部通信処理で得られたフ
ラグに応じて、次に実行するためのフラグ処理が行われ
る。

【００３４】また、ＣＰＵ１５は外部通信処理を行う。
例えば、メイン処理で得られたフラグに従って外部通信
制御部１３の制御を行う処理が実行される。これによ
り、外部機器と通信が行われる。

【００３５】また、ＣＰＵ１５は描画処理を行う。例え
ば、メイン処理で得られたフラグに従って、主に液晶表
示部１７の画面表示を更新する場合には、描画処理を行
って表示用の画像データを生成して表示制御回路１８を
介して画像メモリ１６に記憶させる処理が実行される。

【００３６】さらに、ＣＰＵ１５は、タッチパネル制御
部１４と通信を行ってタッチパネル１４０のスイッチ状
態を得るタッチパネル状態認識処理を行う。

【００３７】表示制御部１８は、図３に示すように、通
信制御部１８０、液晶制御信号生成部１８１、アドレス
生成回路１８２、メモリアクセス回路１８３、出力同期
回路１８４および信号制御回路１８５を備え、例えばＩ
Ｃにより構成される。

【００３８】通信制御部１８０は、ＣＰＵ１５と通信を
行うもので、バスラインを介してＣＰＵ１５から送られ
てくる信号と信号制御回路１８５からの信号に応じて、
ＣＰＵ１５および表示制御部１８間の信号の入出力を制
御する。

【００３９】液晶制御信号生成部（制御信号生成部）１
８１は、液晶表示部１７で画像表示を行う際に使用され
る垂直同期信号、水平同期信号、データイネーブル信号
およびデータクロックなどの制御信号を生成するもの
で、これら制御信号をアドレス生成回路１８２、メモリ
アクセス回路１８３および出力同期回路１８４に出力す
る。

【００４０】アドレス生成回路（アドレス生成部）１８
２は、液晶制御信号生成部１８１からの制御信号に従っ
て、画像メモリ１６の画像データを読み出すのに必要な
画像メモリ１６に対するアクセス用のアドレスを生成す
るものである。具体的には、アドレス生成回路１８２
は、液晶制御信号生成部１８１からの制御信号に従って
カウントアップするカウンタを有しており、このカウン
タによるカウント値をアドレス信号としてメモリアクセ
ス回路１８３に出力する。ここで、上記カウンタは、液
晶表示部１７で表示する一画面分の画像データを読み出
すのに必要なアドレスを一通り生成した段階でリセット
され、リセット毎に最初からカウントアップを行う構成
になっているので、アドレス生成回路１８２からは１画
面分のアドレスが周期的に出力される。

【００４１】メモリアクセス回路（メモリアクセス部）
１８３は、上記制御信号およびアドレスを用いて画像メ
モリ１６に対してアクセスを行うものである。すなわ
ち、メモリアクセス回路１８３は、制御信号およびアド
レスを用いて、画像メモリ１６から画像データを読み出
すためのアクセス信号を生成して信号制御回路１８５に
出力し、そのアクセス信号に応じて信号制御回路１８５
を介して読み出された画像メモリ１６の画像データを出
力同期回路１８４に出力する。

【００４２】出力同期回路（出力同期部）１８４は、メ
モリアクセス回路１８３を介して画像メモリ１６から読
み出される画像データおよび上述の制御信号を液晶表示
部１７に同期をとって出力するもので、詳しくは、液晶
制御信号生成部１８１からの制御信号とメモリアクセス
回路１８３からの画像データのタイミングを調整し、同
期をとった信号にして液晶表示部１７に出力する。さら
に詳しくは、画像メモリ１６からの画像データと、垂直
同期信号、水平同期信号、データイネーブルおよびデー
タクロックなどの制御信号とのタイミングを液晶表示部
１７が要求するタイミングに調整し、且つ、読み出され
た画像データをデータクロックに同期させて液晶表示部
１７に出力する。

【００４３】信号制御回路１８５は、通信制御部１８０
を介して送られてくるＣＰＵ１５からの更新画像データ
の画像メモリ１６への書き込みと、メモリアクセス回路
１８３のアクセス信号に応じた画像メモリ１６からの画
像データの読み出しとのタイミング制御を行うものであ
る。

【００４４】次に、図１９に示した従来の表示装置と相
違する表示制御部１８の概略動作について、図１におけ
る画像メモリのメモリマップを示す図４を用いて説明す
る。ただし、画像メモリ１６には、図４に示すように、
１画面分の画像データが所定アドレスから連続して例え
ば画素データ毎に格納されるものとする。

【００４５】アドレス生成回路１８２において、液晶制
御信号生成部１８１の制御信号に従って、カウント値
“Ａ”からカウントアップが始まり、カウント値が一画
面分の画像データを読み出すのに必要なアドレス“Ａ＋
ｎ”になるまでカウントアップが続けられる。この後、
カウント値が“Ａ＋ｎ”になると、カウンタがリセット
され、再度カウント値“Ａ”からカウントアップが始ま
る。これにより、画像メモリ１６から１画面分の画像デ
ータを自動的に読み出すことが可能になる。このよう
に、アドレス“Ａ”からアドレス“Ａ＋ｎ”までの１画
面分の画像データが自動的に繰り返し読み出されること
で、液晶表示部１７の画像表示が周期的にリフレッシュ
されるとともに、ＣＰＵ１５の処理負荷が低減すること
になる。

【００４６】一方、液晶表示部１７の画面表示を更新す
る必要が生じると、ＣＰＵ１５から更新画像データが送
られてくる。この画像データは、通信制御部１８０およ
び信号制御回路１８５を介して画像メモリ１６に記憶さ
れる。このとき、画像データは、画像メモリ１６のアド
レス“Ａ”からアドレス“Ａ＋ｎ”に格納される。

【００４７】以上、第１実施形態によれば、表示制御部
１８が液晶表示部１７の液晶表示のリフレッシュを行う
ので、ＣＰＵ１５、引いては本表示装置の処理速度を向
上させることが可能になる。具体的には、タッチパネル
認識、外部通信制御部１３を介したＰＬＣなどの外部機
器との通信、および液晶表示部１７の描画などの処理速
度が向上する。

【００４８】図５は本発明の第２実施形態に係る表示装
置の概略構成図、図６は図５の表示制御部の内部構成な
どを示す図、図７は図５の表示制御部で使用される各信
号の波形図で、これらの図を用いて以下に第２実施形態
の説明を行う。

【００４９】本表示装置は、図５に示すように、ＲＯＭ
１１、ＲＡＭ１２、外部通信制御部１３、タッチパネル
制御部１４、ＣＰＵ１５および液晶表示部１７を第１実
施形態と同様に備えているほか、第１実施形態との相違
点として、シングルポート画像メモリ（以下単に画像メ
モリ）２６および表示制御部２８を備えている。

【００５０】表示制御部２８は、ＩＣで構成され、図６
に示すように、液晶制御信号生成部１８１、アドレス生
成回路１８２、メモリアクセス回路１８３および出力同
期回路１８４を第１実施形態の表示制御部１８と同様に
備えているほか、表示制御部１８との相違点として、通
信制御部２８０、選択回路２８５およびゲート信号生成
部２８６を備えている。

【００５１】ただし、液晶制御信号生成部１８１は、ゲ
ート信号生成部２８６にも生成した制御信号を出力す
る。また、メモリアクセス回路１８３は、生成したアク
セス信号を選択回路２８５に出力し、そのアクセス信号
に応じて選択回路２８５を介して読み出された画像メモ
リ１６の画像データを出力同期回路１８４に出力する。

【００５２】通信制御部２８０は、ＣＰＵ１５と通信を
行うもので、バスラインを介してＣＰＵ１５から送られ
てくる信号とゲート信号生成部２８６からの信号に応じ
て、ＣＰＵ１５および表示制御部２８間の信号の入出力
を制御する。

【００５３】選択回路（選択部）２８５は、通信制御部
２８０と画像メモリ２６との間に介在するとともにメモ
リアクセス回路１８３と画像メモリ２６との間に介在
し、後述のゲート信号を用いてＣＰＵ１５からのアクセ
スおよびメモリアクセス回路１８３からのアクセスの制
御を行うものである。すなわち、選択回路２８５は、ゲ
ート信号生成部２８６からのゲート信号がＨｉｇｈであ
る場合には、通信制御部２８０を介して送られてくるＣ
ＰＵ１５からの更新画像データを受け取って画像メモリ
２６に記憶させる一方、ゲート信号がＬｏｗである場合
には、メモリアクセス回路１８３からのアクセス信号を
画像メモリ２６に出力して画像データを読み出し、この
読み出された画像データをメモリアクセス回路１８３に
返す。

【００５４】ゲート信号生成部２８６は、上記制御信号
からゲート信号を生成するもので、液晶制御信号生成部
１８１からの制御信号を用いて、液晶表示部１７に出力
される画像データが読み出されていない期間を表すゲー
ト信号を生成してＣＰＵ１５および選択回路２８５に出
力する。

【００５５】例えば、第２実施形態では、ゲート信号
は、図７に示すように、垂直同期信号内の水平同期信号
において、実際に液晶表示部１７の液晶（画素）が画像
データを必要とする区間であるデータイネーブルが存在
する水平同期信号を除いた区間がＨｉｇｈとなるように
生成される。なお、これに限らず、データイネーブルの
反転信号をゲート信号として生成する構成でもよい。

【００５６】ただし、ＣＰＵ１５は、液晶表示部１７の
画面更新を行う場合、表示制御部２８からのゲート信号
期間中のみ画像データの転送を行う。

【００５７】次に、第１実施形態の表示制御部１８と相
違する表示制御部２８の概略動作について説明すると、
ゲート信号生成部２８６において、図７に示すようなゲ
ート信号が生成されてＣＰＵ１５および選択回路２８５
に出力される。

【００５８】そのゲート信号がＨｉｇｈである場合に
は、通信制御部２８０を介して送られてくるＣＰＵ１５
からの更新画像データが通信制御部２８０および選択回
路２８５を介して画像メモリ２６に記憶される。

【００５９】一方、ゲート信号がＬｏｗである場合に
は、メモリアクセス回路１８３のアクセス信号が選択回
路２８５を介して画像メモリ２６に出力され、画像デー
タが読み出されてメモリアクセス回路１８３に返され
る。これにより、画像データが制御信号とともに液晶表
示部１７に渡されて画像表示のリフレッシュが行われ
る。

【００６０】このように、第２実施形態では、選択回路
２８５において、ゲート信号に応じて、ＣＰＵ１５から
の画像データの書き込みと液晶表示部１７に出力される
画像データの読み出しとが切り換えられるので、ＣＰＵ
１５からの更新画像データの書き込みと液晶表示部１７
に出力される画像データの読み出しとを同時に実行する
ことができないシングルボート画像メモリ２６を使用す
ることが可能になる。

【００６１】以上、第２実施形態によれば、表示制御部
２８が液晶表示部１７の液晶表示のリフレッシュを行う
ので、本表示装置の処理速度を向上させることが可能に
なるとともに、選択回路２８５で、ＣＰＵ１５からの画
像データの書き込みと液晶表示部１７に出力される画像
データの読み出しとが切り換えられるので、安価なシン
グルボート画像メモリ２６の使用が可能になる。

【００６２】また、ＣＰＵは、液晶表示部の画面更新を
行う場合、表示制御部からのゲート信号期間中のみ画像
データの転送を行うので、ゲート信号期間以外には他の
処理に時間を割り当てることが可能になる。

【００６３】図８は本発明の第３実施形態に係る表示装
置の概略構成図、図９は図８の表示制御部の内部構成な
どを示す図、図１０は図８の表示制御部で使用される各
信号の波形図で、これらの図を用いて以下に第３実施形
態の説明を行う。

【００６４】本表示装置は、図８に示すように、ＲＯＭ
１１、ＲＡＭ１２、外部通信制御部１３、タッチパネル
制御部１４、ＣＰＵ１５および液晶表示部１７を第１実
施形態と同様に備えているほか、第１実施形態との相違
点として、シングルポート形の画像メモリ３６１，３６
２および表示制御部３８を備えている。なお、画像メモ
リ３６１，３６２はデュアルポート形のメモリでもよ
い。また、ＣＰＵ１５は後述の切換信号を表示制御部３
８に出力する。

【００６５】表示制御部３８は、ＩＣで構成され、図９
に示すように、液晶制御信号生成部１８１、アドレス生
成回路１８２、メモリアクセス回路１８３および出力同
期回路１８４を第１実施形態の表示制御部１８と同様に
備えているほか、表示制御部１８との相違点として、通
信制御部３８０、切換回路３８５および切換信号生成部
３８６を備えている。

【００６６】ただし、液晶制御信号生成部１８１は、切
換信号生成部３８６にも生成した制御信号を出力する。
また、メモリアクセス回路１８３は、生成したアクセス
信号を切換回路３８５に出力し、そのアクセス信号に応
じて切換回路３８５を介して読み出された画像データを
出力同期回路１８４に出力する。

【００６７】通信制御部３８０は、ＣＰＵ１５と通信を
行うもので、バスラインを介してＣＰＵ１５から送られ
てくる信号に応じて、ＣＰＵ１５および表示制御部２８
間の信号の入出力を制御する。

【００６８】切換回路（切換部）３８５は、通信制御部
３８０と画像メモリ３６１，３６２との間に介在すると
ともにメモリアクセス回路１８３と画像メモリ３６１，
３６２との間に介在し、後述の切換信号に応じて画像メ
モリ３６１，３６２の一方を読み出し用としてメモリア
クセス回路１８３に接続するとともに画像メモリ３６
１，３６２の他方を書き込み用として通信制御部３８０
に接続するものである。

【００６９】例えば、切換回路３８５は、図１０に示す
ように、切換信号生成部３８６からの切換信号がＨｉｇ
ｈである場合には、画像メモリ３６１を書き込み用とし
て通信制御部３８０に接続するとともに画像メモリ３６
２を読み出し用としてメモリアクセス回路１８３に接続
する一方、切換信号がＬｏｗである場合には、画像メモ
リ３６１を読み出し用としてメモリアクセス回路１８３
に接続するとともに画像メモリ３６２を書き込み用とし
て通信制御部３８０に接続する。

【００７０】切換信号生成部（切換信号出力部）３８６
は、画像メモリ３６１，３６２をそれぞれ交互に書き込
み用および読み出し用のいずれかの用途に切り換えるた
めの切換信号を出力するもので、通信制御部３８０を介
してＣＰＵ１５から切換信号を受けると、この切換信号
を液晶制御信号生成部１８１からの制御信号と同期させ
て切換回路３８５に出力する。

【００７１】例えば、切換信号生成部３８６は、図１０
に示すように、ＣＰＵ１５からの切換信号を液晶制御信
号生成部１８１からの垂直同期信号でサンプリングし、
このサンプリングされた切換信号（図では「切換回路へ
出力する切換信号」）を切換回路３８５に出力する。な
お、これに限らず、ＣＰＵ１５からの切換信号が水平同
期信号でサンプリングされて切換回路３８５に出力され
る構成でもよい。

【００７２】次に、第１実施形態の表示制御部１８と相
違する表示制御部３８の概略動作について説明すると、
切換信号生成部３８６からの切換信号がＨｉｇｈである
場合には、画像メモリ３６１が書き込み用として通信制
御部３８０に接続されるとともに、画像メモリ３６２が
読み出し用としてメモリアクセス回路１８３に接続され
る。これにより、ＣＰＵ１５からの更新画像データが画
像メモリ３６１に書き込まれることになり、画像メモリ
３６２から画像データが読み出されて液晶表示部１７の
画像表示のリフレッシュが行われることになる。

【００７３】一方、切換信号がＬｏｗである場合には、
画像メモリ３６１が読み出し用としてメモリアクセス回
路１８３に接続されるとともに、画像メモリ３６２が書
き込み用として通信制御部３８０に接続される。これに
より、ＣＰＵ１５からの更新画像データが画像メモリ３
６２に書き込まれることになり、画像メモリ３６１から
画像データが読み出されて液晶表示部１７の画像表示の
リフレッシュが行われることになる。

【００７４】このように、第３実施形態では、書き込み
用の画像メモリに更新画像データが書き込まれた後、Ｃ
ＰＵ１５からの切換信号によって用途が切り換えられ、
書き込み用であった画像メモリが読み出し用として使用
される。

【００７５】なお、ＣＰＵ１５からの更新画像データ
は、第１実施形態と同様に、画像メモリ３６１，３６２
のアドレス“Ａ”からアドレス“Ａ＋ｎ”に格納され、
その画像データの書き込みはＣＰＵ１５の任意のタイミ
ングで行われる。

【００７６】以上、第３実施形態によれば、表示制御部
３８が液晶表示部１７の液晶表示のリフレッシュを行う
ので、本表示装置の処理速度を向上させることが可能に
なるとともに、画像メモリ３６１，３６２が書き込み用
および読み出し用の２つの用途の一方に交互に切り換え
られて使用されるので、更新画像データの画像メモリへ
の書き込みタイミングに制約が無くなり、ＣＰＵ１５が
任意のタイミングで画像データを転送することが可能に
なる。これにより、表示制御部３８に対して高速に画像
データを転送できる。

【００７７】また、液晶表示部の表示画面の更新は、Ｃ
ＰＵからの信号を液晶制御信号生成部で生成される信号
に同期させて切り換えるので、液晶表示部で１画面表示
する時間内においてＣＰＵのタイミングで画面更新でき
る。

【００７８】また、液晶表示部での画面更新時におい
て、液晶制御信号生成部で生成される信号に同期させて
切り換えるため、液晶表示部で表示される画面に乱れが
発生することがない。また、このとき垂直同期信号に同
期させて切り換えた場合、画面の変更過程を液晶に表示
することなく画面の切換を行うことができる。

【００７９】さらに、２つの用途の画像メモリともに画
像データが格納されている場合、ＣＰＵから周期的に切
換信号を送るだけで、２つのメモリ用途を高速に切り換
えることができ、液晶表示部の表示が高速に切り換わ
る。具体的用途には、液晶表示部の画面上に表示してい
るランプの点滅がある。

【００８０】図１１は本発明の第４実施形態に係る表示
装置の概略構成図、図１２は図１１の表示制御部の内部
構成などを示す図、図１３は図１１の表示制御部で使用
される各信号の波形図で、これらの図を用いて以下に第
４実施形態の説明を行う。

【００８１】本表示装置は、図１１に示すように、ＲＯ
Ｍ１１、ＲＡＭ１２、外部通信制御部１３、タッチパネ
ル制御部１４、ＣＰＵ１５、液晶表示部１７および画像
メモリ３６１，３６２を第３実施形態と同様に備えてい
るほか、第３実施形態との相違点として表示制御部４８
を備えている。ただし、ＣＰＵ１５は、図１０に示した
「ＣＰＵからの切換信号」の情報であって、画像メモリ
３６１，３６２の一方を書き込み用にして他方を読み出
し用にするための情報を切換情報として表示制御部４８
に出力する。

【００８２】表示制御部４８は、ＩＣで構成され、図１
２に示すように、液晶制御信号生成部１８１、アドレス
生成回路１８２、メモリアクセス回路１８３、出力同期
回路１８４、通信制御部３８０および切換回路３８５を
第３実施形態の表示制御部３８と同様に備えているほ
か、表示制御部３８との相違点として、切換信号生成部
４８６、共有メモリ制御部４８７および共有メモリ４８
８を備えている。

【００８３】切換信号生成部４８６は、画像メモリ３６
１，３６２をそれぞれ交互に書き込み用および読み出し
用のいずれかの用途に切り換えるための切換信号を出力
するもので、共有メモリ制御部４８７を介して得られる
共有メモリ４８８の情報から切換信号を生成し、この切
換信号を液晶制御信号生成部１８１からの制御信号に同
期させて切換回路３８５に出力する。

【００８４】例えば、切換信号生成部４８６は、図１３
に示すように、共有メモリ４８８の情報から切換信号
（図では「共有メモリからの切換信号」）を生成し、こ
の切換信号を液晶制御信号生成部１８１からの垂直同期
信号でサンプリングして切換回路３８５に出力する。な
お、これに限らず、生成された切換信号が水平同期信号
でサンプリングされて切換回路３８５に出力される構成
でもよい。

【００８５】共有メモリ制御部４８７は、ＣＰＵ１５か
らの共有メモリ４８８に対する読み出しおよび書き込み
を制御し、また、切換信号生成部４８６の動作をモニタ
ーして、画像メモリ３６１，３６２の用途状態および垂
直同期信号でサンプリングされた後の図１３に示す「切
換回路へ出力する切換信号」の状態などの情報を共有メ
モリ４８８に書き込むとともに、共有メモリ４８８に書
き込んだ情報のうち切換情報を切換信号生成部４８６に
出力するものである。

【００８６】共有メモリ４８８は、ＣＰＵ１５からの切
換情報などの制御情報および共有メモリ制御部４８７か
らの情報を記憶するものである。

【００８７】次に、第３実施形態の表示制御部３８と相
違する表示制御部４８の概略動作について説明する。ま
ず、ＣＰＵ１５から、最終的な切換信号（図１３に示す
「切換回路へ出力する切換信号」）を生成するために必
要な切換情報が送られてくると、この切換情報は、通信
制御部３８０および共有メモリ制御部４８７を介して共
有メモリ４８８に記憶される。このとき、切換情報とし
ての図１０に示す「ＣＰＵからの切換信号」は、例えば
Ｈｉｇｈであるなら“１”に、Ｌｏｗであるなら“０”
にＡ／Ｄ変換された上で共有メモリ４８８に記憶され
る。

【００８８】次いで、共有メモリ制御部４８７によっ
て、共有メモリ４８８に記憶されている切換情報が読み
出されて切換信号生成部４８６に渡され、この切換信号
生成部４８６でその切換情報から切換信号が生成され
る。例えば、切換情報が“１”であればＨｉｇｈとな
り、“０”であればＬｏｗとなる切換信号が生成され
る。この後、生成された切換信号は、垂直同期信号でサ
ンプリングされた上で切換回路３８５に出力される。こ
の後、第３実施形態と同様に、画像メモリ３６１，３６
２の用途が切り換えられる。

【００８９】一方、共有メモリ４８８に記憶されている
情報のうち必要な情報が共有メモリ制御部４８７および
通信制御部３８０を介してＣＰＵ１５に適宜送信され
る。これにより、ＣＰＵ１５は、送信した画像メモリ３
６１，３６２の用途を切り換える切換情報の動作結果を
知ることが可能になるとともに、任意のタイミングで表
示制御部４８の動作状態を知ることが可能になる。この
結果、通信の信頼性を向上させることができる。

【００９０】以上、第４実施形態によれば、第３実施形
態と同様の効果を素することが可能になるとともに、通
信の信頼性を向上させることが可能になる。具体的に
は、２つの画像メモリが、２つの用途のどちらの用途で
動作しているかの情報を共有したり、他には、２つの用
途を切り換えるためにＣＰＵより送信した切換信号は、
受理されて作業が完了したかなどの情報を共有し、信頼
性を高める。

【００９１】また、共有メモリにより、表示制御部とＣ
ＰＵとの間で情報連絡することができる。

【００９２】さらに、共有メモリに表示制御部の状態を
書き込むことで、ＣＰＵは、常に表示制御部の動作を監
視することなく任意のタイミングで、共有メモリにアク
セスし表示制御部の状態を知ることができる。

【００９３】図１４は本発明の第５実施形態に係る表示
装置の概略構成図、図１５は図１４の表示制御部の内部
構成などを示す図、図１６は図１４における画像メモリ
のメモリマップを示す図で、これらの図を用いて以下に
第５実施形態の説明を行う。

【００９４】本表示装置は、図１４に示すように、ＲＯ
Ｍ１１、ＲＡＭ１２、外部通信制御部１３、タッチパネ
ル制御部１４、ＣＰＵ１５、液晶表示部１７および画像
メモリ３６１，３６２を第４実施形態と同様に備えてい
るほか、第４実施形態との相違点として表示制御部５８
を備えている。ただし、画像メモリ３６１，３６２は、
複数画面分の画像データを記憶することが可能で、複数
画面の画像データを格納するためのアドレスが予め区分
けされている。また、ＣＰＵ１５は、切換情報のほかに
後述の指定情報を表示制御部５８に出力する。

【００９５】この表示制御部５８は、ＩＣで構成され、
図１５に示すように、通信制御部３８０、液晶制御信号
生成部１８１、メモリアクセス回路１８３、出力同期回
路１８４、切換回路３８５、切換信号生成部４８６およ
び共有メモリ４８８を第４実施形態の表示制御部４８と
同様に備えているほか、表示制御部４８との相違点とし
て、共有メモリ制御部５８７、オフセット切換部５８９
およびアドレス生成回路５８２を備えている。

【００９６】共有メモリ制御部５８７は、ＣＰＵ１５か
らの共有メモリ４８８に対する読み出しおよび書き込み
を制御し、また、切換信号生成部４８６の動作をモニタ
ーして、画像メモリ３６１，３６２の用途状態および垂
直同期信号でサンプリングされた後の図１３に示す「切
換回路へ出力する切換信号」の状態などの情報を共有メ
モリ４８８に書き込むとともに、共有メモリ４８８の情
報を切換信号生成部４８６およびオフセット切換部５８
９に出力するものである。具体的には、切換信号生成部
４８６には切換情報が出力され、オフセット切換部５８
９には、図１６に示すように、画像メモリ３６１，３６
２に対して予め区分けされた複数の区間のうちどの区間
の画像データを読み出すかを示す指定情報が出力され
る。

【００９７】オフセット切換部５８９は、上記指定情報
に従って、読み出すべき画像データが格納されている区
間の先頭アドレスを生成してオフセット信号としてアド
レス生成回路５８２に出力するものである。

【００９８】アドレス生成回路５８２は、液晶制御信号
生成部１８１からの制御信号およびオフセット切換部５
８９からのオフセット信号に従って、画像メモリ３６
１，３６２の画像データを読み出すのに必要なアクセス
用のアドレスを生成するものである。具体的には、アド
レス生成回路５８２は、オフセット信号の先頭アドレス
で決まる初期値から上記制御信号に従ってカウントアッ
プするカウンタを有しており、このカウンタによるカウ
ント値をアドレス信号としてメモリアクセス回路１８３
に出力する。また、上記カウンタは、第１実施形態と同
様、液晶表示部１７で表示する一画面分の画像データを
読み出すのに必要なアドレスを一通り生成した段階でリ
セットされ、リセット毎に最初からカウントアップを行
う構成になっている。

【００９９】次に、第４実施形態の表示制御部４８と相
違する表示制御部５８の概略動作について説明する。ま
ず、ＣＰＵ１５から指定情報が送られてくると、この指
定情報は、通信制御部３８０および共有メモリ制御部５
８７を介して共有メモリ４８８に記憶される。

【０１００】次いで、共有メモリ制御部５８７によっ
て、共有メモリ４８８に記憶されている指定情報が読み
出されてオフセット切換部５８９に渡され、そこでオフ
セット信号が生成されてアドレス生成回路５８２に出力
される。

【０１０１】次いで、アドレス生成回路５８２におい
て、読み出すべき画像データのアドレスが自動的に生成
される。例えば、オフセット信号が“Ａ”の場合、
“Ａ”からカウントアップが始まり、“Ａ＋ｎ”のアド
レスをアクセスした段階で、つまり１画面表示を終えた
段階でリセットされ、再度“Ａ”からカウントアップが
始まる。

【０１０２】これにより、液晶表示部１７の画面表示を
更新する必要が生じた場合、更新画像データが画像メモ
リに予め用意されていると、オフセット切換部５８９の
オフセット信号を切り換えるだけで液晶表示部１７の画
面表示を即座に更新することが可能になる。なお、更新
画像データが画像メモリに記憶されていない場合、前述
の実施形態で既に説明したように、ＣＰＵ１５から送ら
れてくる更新画像データに従って液晶表示部１７の画面
表示が更新されるのはいうまでもない。

【０１０３】以上、第５実施形態によれば、第４実施形
態と同様の効果を素することが可能になるとともに、画
像メモリに予め予測される画像データを用意しておけ
ば、オフセット信号を切り換えだけで液晶表示部の画像
表示を即座に更新することが可能になる。具体的な用途
には、画面上に表示しているスイッチなどの反転やラン
プの点滅などがある。

【０１０４】また、液晶表示部で表示を行うための読み
出し用の画像メモリに、予め書き込まれている複数画面
の画像データを切り換えて液晶表示部で表示する場合、
ＣＰＵより改めて画像データを転送する時間は必要な
く、ＣＰＵの負担軽減になる。

【０１０５】図１７は本発明の第６実施形態に係る表示
装置の概略構成図、図１８は図１７の表示制御部の内部
構成などを示す図で、これらの図を用いて以下に第６実
施形態の説明を行う。

【０１０６】本表示装置は、図１７に示すように、ＲＯ
Ｍ１１、ＲＡＭ１２、外部通信制御部１３、タッチパネ
ル制御部１４、ＣＰＵ１５、液晶表示部１７および画像
メモリ２６を第２実施形態と同様に備えているほか、第
２実施形態との相違点として表示制御部６８を備えてい
る。ただし、画像メモリ２６は、複数画面分の画像デー
タを記憶することが可能で、複数画面の画像データを格
納するためのアドレスが予め区分けされている（図１６
参照）。また、ＣＰＵ１５は第５実施形態と同様の指定
情報を表示制御部６８に出力する。

【０１０７】表示制御部６８は、ＩＣで構成され、図１
８に示すように、通信制御部２８０、液晶制御信号生成
部１８１、メモリアクセス回路１８３、出力同期回路１
８４、選択回路２８５およびゲート信号生成部２８６を
第２実施形態の表示制御部２８と同様に備えているほ
か、表示制御部２８との相違点として、オフセット切換
部６８９およびアドレス生成回路５８２を備えている。
ただし、アドレス生成回路５８２は第５実施形態と同様
のものである。

【０１０８】オフセット切換部６８９は、通信制御部２
８０を介してＣＰＵ１５から送られてくる指定情報に従
って、読み出すべき画像データが格納されている区間の
先頭アドレスを生成してオフセット信号としてアドレス
生成回路５８２に出力するものである。

【０１０９】次に、第２実施形態の表示制御部２８と相
違する表示制御部６８の概略動作について説明する。ま
ず、ＣＰＵ１５から指定情報が送られてくると、この指
定情報は、通信制御部２８０を介してオフセット切換部
６８９に取り込まれる。

【０１１０】次いで、指定情報から、読み出すべき画像
データの格納区間の先頭アドレスが生成されてオフセッ
ト信号としてアドレス生成回路５８２に出力される。

【０１１１】次いで、アドレス生成回路５８２におい
て、読み出すべき画像データのアドレスが自動的に生成
される。例えば、オフセット信号が“Ａ”の場合、
“Ａ”からカウントアップが始まり、“Ａ＋ｎ”のアド
レスをアクセスした段階で、つまり１画面表示を終えた
段階でリセットされ、再度“Ａ”からカウントアップが
始まる。

【０１１２】これにより、液晶表示部１７の画面表示を
更新する必要が生じた場合、更新画像データが画像メモ
リ２６に予め用意されていると、オフセット切換部６８
９のオフセット信号を切り換えるだけで液晶表示部１７
の画面表示を即座に更新することが可能になる。

【０１１３】以上、第６実施形態によれば、第２実施形
態と同様の効果を素することが可能になるとともに、画
像メモリに予め予測される画像データを用意しておけ
ば、オフセット信号を切り換えだけで液晶表示部の画像
表示を即座に更新することが可能になる。具体的な用途
には、画面上に表示しているスイッチなどの反転やラン
プの点滅などがある。

【０１１４】また、画像メモリに予め書き込まれている
画像データを液晶表示部で表示する場合、ＣＰＵより改
めて画像データを転送する時間は必要なく、ＣＰＵの負
担軽減になる。

【０１１５】

【発明の効果】以上のことから明らかなように、請求項
１記載の発明によれば、画像表示用の表示手段と、表示
用の画像データを生成する制御手段と、前記画像データ
を記憶する画像記憶手段と、前記制御手段により生成さ
れた画像データを取り込んで前記画像記憶手段に記憶さ
せるとともに、前記表示手段で画像表示を行う際に使用
される制御信号の生成および前記画像記憶手段からの画
像データの読み出しを自動的に行って、これら制御信号
および画像データを周期的に前記表示手段に出力する表
示制御手段とを備えるので、本表示装置の処理速度を向
上させることが可能になる。

【０１１６】請求項２記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、画像データ
を記憶する画像メモリと、前記中央処理装置と通信を行
う通信制御部、前記表示部で画像表示を行う際に使用さ
れる制御信号を生成する制御信号生成部、前記画像メモ
リに対するアクセス用のアドレスを生成するアドレス生
成部、前記制御信号およびアドレスを用いて前記画像メ
モリに対してアクセスを行うメモリアクセス部、および
このメモリアクセス部を介して前記画像メモリから読み
出される画像データおよび前記制御信号を前記表示部に
同期をとって出力する出力同期部により構成され、前記
表示部に画像を表示する際に使用される画像データを前
記画像メモリに記憶させるとともに、前記制御信号の生
成および前記画像メモリからの画像データの読み出しを
自動的に行って、これら制御信号および画像データを周
期的に前記表示部に出力する表示制御部とを備えるの
で、本表示装置の処理速度を向上させることが可能にな
る。

【０１１７】請求項３記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、画像データ
を記憶するシングルポート形の画像メモリと、前記中央
処理装置と通信を行う通信制御部、前記表示部で画像表
示を行う際に使用される制御信号を生成する制御信号生
成部、前記画像メモリに対するアクセス用のアドレスを
生成するアドレス生成部、前記制御信号およびアドレス
を用いて前記画像メモリに対してアクセスを行うメモリ
アクセス部、前記制御信号からゲート信号を生成するゲ
ート信号生成部、前記通信制御部と前記画像メモリとの
間に介在するとともに前記メモリアクセス部と前記画像
メモリとの間に介在し前記ゲート信号を用いて前記中央
処理装置からのアクセスおよび前記メモリアクセス部か
らのアクセスの制御を行う選択部、および前記メモリア
クセス部を介して前記画像メモリから読み出される画像
データおよび前記制御信号を前記表示部に同期をとって
出力する出力同期部により構成され、前記表示部に画像
を表示する際に使用される画像データを前記画像メモリ
に記憶させるとともに、前記制御信号の生成および前記
画像メモリからの画像データの読み出しを自動的に行っ
て、これら制御信号および画像データを周期的に前記表
示部に出力し、また、前記画像データの読み出しを行っ
ていない期間、前記ゲート信号を生成して前記中央処理
装置に出力するとともに、前記ゲート信号が出力されて
いる間に、更新用の画像データを前記画像メモリに記憶
させる表示制御部とを備えるので、本表示装置の処理速
度を向上させることが可能になるとともに、画像メモリ
にシングル形メモリを使用することが可能になる。

【０１１８】請求項４記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、第１および
第２画像メモリと、前記中央処理装置と通信を行う通信
制御部、前記表示部で画像表示を行う際に使用される制
御信号を生成する制御信号生成部、前記第１および第２
画像メモリに対するアクセス用のアドレスを生成するア
ドレス生成部、前記制御信号およびアドレスを用いて前
記第１および第２画像メモリの一方にアクセスを行うメ
モリアクセス部、前記第１および第２画像メモリをそれ
ぞれ交互に書き込み用および読み出し用のいずれかの用
途に切り換えるための切換信号を出力する切換信号出力
部、前記通信制御部と前記第１および第２画像メモリと
の間に介在するとともに前記メモリアクセス部と前記第
１および第２画像メモリとの間に介在し前記切換信号に
応じて前記第１および第２画像メモリの一方を読み出し
用として前記メモリアクセス部に接続するとともに前記
第１および第２画像メモリの他方を書き込み用として前
記通信制御部に接続する切換部、および前記制御信号お
よび前記メモリアクセス部を介して読み出される画像デ
ータを前記表示部に同期をとって出力する出力同期部に
より構成され、前記表示部に画像を表示する際に使用さ
れる画像データを前記画像メモリに記憶させるととも
に、前記制御信号の生成および画像データの読み出しを
自動的に行って、これら制御信号および画像データを周
期的に前記表示部に出力する表示制御部とを備えるの
で、本表示装置の処理速度を向上させることが可能にな
るとともに、中央処理装置が任意のタイミングで画像デ
ータを表示制御部に転送することが可能になる。

【０１１９】請求項５記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、第１および
第２画像メモリと、前記中央処理装置と通信を行う通信
制御部、前記表示部で画像表示を行う際に使用される制
御信号を生成する制御信号生成部、前記第１および第２
画像メモリに対するアクセス用のアドレスを生成するア
ドレス生成部、前記制御信号およびアドレスを用いて前
記第１および第２画像メモリの一方にアクセスを行うメ
モリアクセス部、前記第１および第２画像メモリをそれ
ぞれ交互に書き込み用および読み出し用のいずれかの用
途に切り換えるための切換信号を出力する切換信号出力
部、前記通信制御部と前記第１および第２画像メモリと
の間に介在するとともに前記メモリアクセス部と前記第
１および第２画像メモリとの間に介在し前記切換信号に
応じて前記第１および第２画像メモリの一方を読み出し
用として前記メモリアクセス部に接続するとともに前記
第１および第２画像メモリの他方を書き込み用として前
記通信制御部に接続する切換部、および前記制御信号お
よび前記メモリアクセス部を介して読み出される画像デ
ータを前記表示部に同期をとって出力する出力同期部に
より構成され、前記表示部に画像を表示する際に使用さ
れる画像データを前記画像メモリに記憶させるととも
に、前記制御信号の生成および画像データの読み出しを
自動的に行って、これら制御信号および画像データを周
期的に前記表示部に出力する表示制御部とを備え、前記
表示制御部は、前記中央処理装置からの制御情報および
当該表示制御部の状態を示す情報を記憶する共有メモリ
と、前記中央処理装置からのアクセスを制御するととも
に当該表示制御部の状態を示す情報を前記共有メモリに
記憶させる共有メモリ制御部とを有するので、本表示装
置の処理速度を向上させることが可能になるとともに、
中央処理装置が任意のタイミングで画像データを表示制
御部に転送することが可能になる。また、中央処理装置
が、送信した画像メモリの用途を切り換える切換情報の
動作結果を知ることが可能になるとともに、任意のタイ
ミングで表示制御部の動作状態を知ることが可能にな
り、通信の信頼性を向上させることができる。

【０１２０】請求項６記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、前記表示部
の複数画面分の画像データを予め区分けされた各区間内
に格納して記憶する第１および第２画像メモリと、前記
中央処理装置と通信を行う通信制御部、前記表示部で画
像表示を行う際に使用される制御信号を生成する制御信
号生成部、前記第１および第２画像メモリに対するアク
セス用のアドレスであって前記各区間のうちオフセット
信号から特定される区間内のアドレスを生成するアドレ
ス生成部、前記制御信号およびアドレスを用いて前記第
１および第２画像メモリの一方にアクセスを行うメモリ
アクセス部、前記第１および第２画像メモリをそれぞれ
交互に書き込み用および読み出し用のいずれかの用途に
切り換えるための切換信号を出力する切換信号出力部、
前記通信制御部と前記第１および第２画像メモリとの間
に介在するとともに前記メモリアクセス部と前記第１お
よび第２画像メモリとの間に介在し前記切換信号に応じ
て前記第１および第２画像メモリの一方を読み出し用と
して前記メモリアクセス部に接続するとともに前記第１
および第２画像メモリの他方を書き込み用として前記通
信制御部に接続する切換部、および前記制御信号および
前記メモリアクセス部を介して読み出される画像データ
を前記表示部に同期をとって出力する出力同期部により
構成され、前記表示部に画像を表示する際に使用される
画像データを前記画像メモリに記憶させるとともに、前
記制御信号の生成および画像データの読み出しを自動的
に行って、これら制御信号および画像データを周期的に
前記表示部に出力する表示制御部とを備え、前記表示制
御部は、前記中央処理装置からの制御情報および当該表
示制御部の状態を示す情報を記憶する共有メモリと、前
記中央処理装置からのアクセスを制御するとともに当該
表示制御部の状態を示す情報を前記共有メモリに記憶さ
せる共有メモリ制御部と、前記共有メモリ制御部を介し
て前記共有メモリから得られる所定情報から前記オフセ
ット信号を生成して前記アドレス生成部に出力するオフ
セット切換部とを有するので、本表示装置の処理速度を
向上させることが可能になるとともに、中央処理装置が
任意のタイミングで画像データを表示制御部に転送する
ことが可能になる。また、中央処理装置が、送信した画
像メモリの用途を切り換える切換情報の動作結果を知る
ことが可能になるとともに、任意のタイミングで表示制
御部の動作状態を知ることが可能になり、通信の信頼性
を向上させることができる。さらに、オフセット信号を
切り換えだけで液晶表示部の画像表示を即座に更新する
ことが可能になる。

【０１２１】請求項７記載の発明によれば、全体の処理
を行う中央処理装置と、表示用の表示部と、前記表示部
の複数画面分の画像データを予め区分けされた各区間内
に格納して記憶するシングルポート形の画像メモリと、
前記中央処理装置と通信を行う通信制御部、前記表示部
で画像表示を行う際に使用される制御信号を生成する制
御信号生成部、前記画像メモリに対するアクセス用のア
ドレスであって前記各区間のうちオフセット信号から特
定される区間内のアドレスを生成するアドレス生成部、
前記制御信号およびアドレスを用いて前記画像メモリに
対してアクセスを行うメモリアクセス部、前記制御信号
からゲート信号を生成するゲート信号生成部、前記通信
制御部と前記画像メモリとの間に介在するとともに前記
メモリアクセス部と前記画像メモリとの間に介在し前記
ゲート信号を用いて前記中央処理装置からのアクセスお
よび前記メモリアクセス部からのアクセスの制御を行う
選択部、前記通信制御部を介して前記中央処理装置から
送信される制御信号から前記オフセット信号を生成する
オフセット切換部、および前記メモリアクセス部を介し
て前記画像メモリから読み出される画像データおよび前
記制御信号を前記表示部に同期をとって出力する出力同
期部により構成され、前記表示部に画像を表示する際に
使用される画像データを前記画像メモリに記憶させると
ともに、前記制御信号の生成および前記画像メモリから
の画像データの読み出しを自動的に行って、これら制御
信号および画像データを周期的に前記表示部に出力し、
また、前記画像データの読み出しを行っていない期間、
前記ゲート信号を生成して前記中央処理装置に出力する
とともに、前記ゲート信号が出力されている間に、更新
用の画像データを前記画像メモリに記憶させる表示制御
部とを備えるので、本表示装置の処理速度を向上させる
ことが可能になるとともに、画像メモリにシングル形メ
モリを使用することが可能になる。また、オフセット信
号を切り換えだけで液晶表示部の画像表示を即座に更新
することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る表示装置の概略構
成図である。

【図２】図１のＣＰＵにより実行される処理ルーチンの
一例を示す図である。

【図３】図１の表示制御部の内部構成、画像メモリおよ
び液晶表示部を示す図である。

【図４】図１における画像メモリのメモリマップを示す
図である。

【図５】本発明の第２実施形態に係る表示装置の概略構
成図である。

【図６】図５の表示制御部の内部構成、シングルポート
画像メモリおよび液晶表示部を示す図である。

【図７】図５の表示制御部で使用される各信号の波形図
である。

【図８】本発明の第３実施形態に係る表示装置の概略構
成図である。

【図９】図８の表示制御部の内部構成、画像メモリおよ
び液晶表示部を示す図である。

【図１０】図８の表示制御部で使用される各信号の波形
図である。

【図１１】本発明の第４実施形態に係る表示装置の概略
構成図である。

【図１２】図１１の表示制御部の内部構成、画像メモリ
および液晶表示部を示す図である。

【図１３】図１１の表示制御部で使用される各信号の波
形図である。

【図１４】本発明の第５実施形態に係る表示装置の概略
構成図である。

【図１５】図１４の表示制御部の内部構成、画像メモリ
および液晶表示部を示す図である。

【図１６】図１４における画像メモリのメモリマップを
示す図である。

【図１７】本発明の第６実施形態に係る表示装置の概略
構成図である。

【図１８】図１７の表示制御部の内部構成などを示す図
である。

【図１９】従来の表示装置を示す概略構成図である。

【図２０】図１９のＣＰＵにより実行される処理ルーチ
ンの一例を示す図である。

【図２１】図１９のＣＰＵにより実行される画像データ
読み出し制御用の割り込み処理ルーチンの一例を示す図
である。

【符号の説明】

１１ ＲＯＭ １２ ＲＡＭ １３ 外部通信制御部 １４ タッチパネル制御部 １５ ＣＰＵ １６，２６，３６１，３６２ 画像メモリ １７ 液晶表示部 １８，２８，３８，４８，５８，６８ 表示制御部 １８０，２８０，３８０ 通信制御部 １８１ 液晶制御信号生成部 １８２，５８２ アドレス生成回路 １８３ メモリアクセス回路 １８４ 出力同期回路 １８５ 信号制御回路 ２８５ 選択回路 ２８６ ゲート信号生成部 ３８５ 切換回路 ３８６，４８６ 切換信号生成部 ４８７，５８７ 共有メモリ制御部 ４８８ 共有メモリ ５８９，６８９ オフセット切換部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 南北 正人 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉安 利明 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 入部 恭輔 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5B060 AB18 AC13 CA12 GA11 5C082 BB15 BB26 CB01 DA54 DA55 MM02

Claims (7)

【特許請求の範囲】
1. 【請求項１】 画像表示用の表示手段と、 表示用の画像データを生成する制御手段と、 前記画像データを記憶する画像記憶手段と、 前記制御手段により生成された画像データを取り込んで
   前記画像記憶手段に記憶させるとともに、前記表示手段
   で画像表示を行う際に使用される制御信号の生成および
   前記画像記憶手段からの画像データの読み出しを自動的
   に行って、これら制御信号および画像データを周期的に
   前記表示手段に出力する表示制御手段とを備える表示装
   置。
2. 【請求項２】 全体の処理を行う中央処理装置と、 表示用の表示部と、 画像データを記憶する画像メモリと、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記画像メモリに対するアクセス用のア
   ドレスを生成するアドレス生成部、前記制御信号および
   アドレスを用いて前記画像メモリに対してアクセスを行
   うメモリアクセス部、およびこのメモリアクセス部を介
   して前記画像メモリから読み出される画像データおよび
   前記制御信号を前記表示部に同期をとって出力する出力
   同期部により構成され、前記表示部に画像を表示する際
   に使用される画像データを前記画像メモリに記憶させる
   とともに、前記制御信号の生成および前記画像メモリか
   らの画像データの読み出しを自動的に行って、これら制
   御信号および画像データを周期的に前記表示部に出力す
   る表示制御部とを備える表示装置。
3. 【請求項３】 全体の処理を行う中央処理装置と、 表示用の表示部と、 画像データを記憶するシングルポート形の画像メモリ
   と、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記画像メモリに対するアクセス用のア
   ドレスを生成するアドレス生成部、前記制御信号および
   アドレスを用いて前記画像メモリに対してアクセスを行
   うメモリアクセス部、前記制御信号からゲート信号を生
   成するゲート信号生成部、前記通信制御部と前記画像メ
   モリとの間に介在するとともに前記メモリアクセス部と
   前記画像メモリとの間に介在し前記ゲート信号を用いて
   前記中央処理装置からのアクセスおよび前記メモリアク
   セス部からのアクセスの制御を行う選択部、および前記
   メモリアクセス部を介して前記画像メモリから読み出さ
   れる画像データおよび前記制御信号を前記表示部に同期
   をとって出力する出力同期部により構成され、前記表示
   部に画像を表示する際に使用される画像データを前記画
   像メモリに記憶させるとともに、前記制御信号の生成お
   よび前記画像メモリからの画像データの読み出しを自動
   的に行って、これら制御信号および画像データを周期的
   に前記表示部に出力し、また、前記画像データの読み出
   しを行っていない期間、前記ゲート信号を生成して前記
   中央処理装置に出力するとともに、前記ゲート信号が出
   力されている間に、更新用の画像データを前記画像メモ
   リに記憶させる表示制御部とを備える表示装置。
4. 【請求項４】 全体の処理を行う中央処理装置と、 表示用の表示部と、 第１および第２画像メモリと、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記第１および第２画像メモリに対する
   アクセス用のアドレスを生成するアドレス生成部、前記
   制御信号およびアドレスを用いて前記第１および第２画
   像メモリの一方にアクセスを行うメモリアクセス部、前
   記第１および第２画像メモリをそれぞれ交互に書き込み
   用および読み出し用のいずれかの用途に切り換えるため
   の切換信号を出力する切換信号出力部、前記通信制御部
   と前記第１および第２画像メモリとの間に介在するとと
   もに前記メモリアクセス部と前記第１および第２画像メ
   モリとの間に介在し前記切換信号に応じて前記第１およ
   び第２画像メモリの一方を読み出し用として前記メモリ
   アクセス部に接続するとともに前記第１および第２画像
   メモリの他方を書き込み用として前記通信制御部に接続
   する切換部、および前記制御信号および前記メモリアク
   セス部を介して読み出される画像データを前記表示部に
   同期をとって出力する出力同期部により構成され、前記
   表示部に画像を表示する際に使用される画像データを前
   記画像メモリに記憶させるとともに、前記制御信号の生
   成および画像データの読み出しを自動的に行って、これ
   ら制御信号および画像データを周期的に前記表示部に出
   力する表示制御部とを備える表示装置。
5. 【請求項５】 全体の処理を行う中央処理装置と、 表示用の表示部と、 第１および第２画像メモリと、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記第１および第２画像メモリに対する
   アクセス用のアドレスを生成するアドレス生成部、前記
   制御信号およびアドレスを用いて前記第１および第２画
   像メモリの一方にアクセスを行うメモリアクセス部、前
   記第１および第２画像メモリをそれぞれ交互に書き込み
   用および読み出し用のいずれかの用途に切り換えるため
   の切換信号を出力する切換信号出力部、前記通信制御部
   と前記第１および第２画像メモリとの間に介在するとと
   もに前記メモリアクセス部と前記第１および第２画像メ
   モリとの間に介在し前記切換信号に応じて前記第１およ
   び第２画像メモリの一方を読み出し用として前記メモリ
   アクセス部に接続するとともに前記第１および第２画像
   メモリの他方を書き込み用として前記通信制御部に接続
   する切換部、および前記制御信号および前記メモリアク
   セス部を介して読み出される画像データを前記表示部に
   同期をとって出力する出力同期部により構成され、前記
   表示部に画像を表示する際に使用される画像データを前
   記画像メモリに記憶させるとともに、前記制御信号の生
   成および画像データの読み出しを自動的に行って、これ
   ら制御信号および画像データを周期的に前記表示部に出
   力する表示制御部とを備え、 前記表示制御部は、前記中央処理装置からの制御情報お
   よび当該表示制御部の状態を示す情報を記憶する共有メ
   モリと、前記中央処理装置からのアクセスを制御すると
   ともに当該表示制御部の状態を示す情報を前記共有メモ
   リに記憶させる共有メモリ制御部とを有する表示装置。
6. 【請求項６】 全体の処理を行う中央処理装置と、 表示用の表示部と、 前記表示部の複数画面分の画像データを予め区分けされ
   た各区間内に格納して記憶する第１および第２画像メモ
   リと、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記第１および第２画像メモリに対する
   アクセス用のアドレスであって前記各区間のうちオフセ
   ット信号から特定される区間内のアドレスを生成するア
   ドレス生成部、前記制御信号およびアドレスを用いて前
   記第１および第２画像メモリの一方にアクセスを行うメ
   モリアクセス部、前記第１および第２画像メモリをそれ
   ぞれ交互に書き込み用および読み出し用のいずれかの用
   途に切り換えるための切換信号を出力する切換信号出力
   部、前記通信制御部と前記第１および第２画像メモリと
   の間に介在するとともに前記メモリアクセス部と前記第
   １および第２画像メモリとの間に介在し前記切換信号に
   応じて前記第１および第２画像メモリの一方を読み出し
   用として前記メモリアクセス部に接続するとともに前記
   第１および第２画像メモリの他方を書き込み用として前
   記通信制御部に接続する切換部、および前記制御信号お
   よび前記メモリアクセス部を介して読み出される画像デ
   ータを前記表示部に同期をとって出力する出力同期部に
   より構成され、前記表示部に画像を表示する際に使用さ
   れる画像データを前記画像メモリに記憶させるととも
   に、前記制御信号の生成および画像データの読み出しを
   自動的に行って、これら制御信号および画像データを周
   期的に前記表示部に出力する表示制御部とを備え、 前記表示制御部は、前記中央処理装置からの制御情報お
   よび当該表示制御部の状態を示す情報を記憶する共有メ
   モリと、前記中央処理装置からのアクセスを制御すると
   ともに当該表示制御部の状態を示す情報を前記共有メモ
   リに記憶させる共有メモリ制御部と、前記共有メモリ制
   御部を介して前記共有メモリから得られる所定情報から
   前記オフセット信号を生成して前記アドレス生成部に出
   力するオフセット切換部とを有する表示装置。
7. 【請求項７】 全体の処理を行う中央処理装置と、 表示用の表示部と、 前記表示部の複数画面分の画像データを予め区分けされ
   た各区間内に格納して記憶するシングルポート形の画像
   メモリと、 前記中央処理装置と通信を行う通信制御部、前記表示部
   で画像表示を行う際に使用される制御信号を生成する制
   御信号生成部、前記画像メモリに対するアクセス用のア
   ドレスであって前記各区間のうちオフセット信号から特
   定される区間内のアドレスを生成するアドレス生成部、
   前記制御信号およびアドレスを用いて前記画像メモリに
   対してアクセスを行うメモリアクセス部、前記制御信号
   からゲート信号を生成するゲート信号生成部、前記通信
   制御部と前記画像メモリとの間に介在するとともに前記
   メモリアクセス部と前記画像メモリとの間に介在し前記
   ゲート信号を用いて前記中央処理装置からのアクセスお
   よび前記メモリアクセス部からのアクセスの制御を行う
   選択部、前記通信制御部を介して前記中央処理装置から
   送信される制御信号から前記オフセット信号を生成する
   オフセット切換部、および前記メモリアクセス部を介し
   て前記画像メモリから読み出される画像データおよび前
   記制御信号を前記表示部に同期をとって出力する出力同
   期部により構成され、前記表示部に画像を表示する際に
   使用される画像データを前記画像メモリに記憶させると
   ともに、前記制御信号の生成および前記画像メモリから
   の画像データの読み出しを自動的に行って、これら制御
   信号および画像データを周期的に前記表示部に出力し、
   また、前記画像データの読み出しを行っていない期間、
   前記ゲート信号を生成して前記中央処理装置に出力する
   とともに、前記ゲート信号が出力されている間に、更新
   用の画像データを前記画像メモリに記憶させる表示制御
   部とを備える表示装置。