JPH06324650A - 表示駆動装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、表示データの読み出し／書き換え
の待ち合わせ期間を短縮し制御用ＣＰＵｃの処理速度の
低速化を防止することができる表示駆動装置を提供す
る。 【構成】 表示駆動装置１０は、液晶ディスプレイ（Ｌ
ＣＤ）モジュール１２、ビデオＲＡＭ１４および制御用
ＣＰＵ１６と共に表示装置１８を構成する。データライ
トサイクル時に制御用ＣＰＵ１６はアドレス信号および
ライト信号を表示駆動装置１０の制御信号ラッチ回路３
４にラッチし、データ信号をＣＰＵ制御用Ｉ／Ｆ３０の
ＣＰＵデータラッチメモリにラッチすると、ＣＰＵ制御
用Ｉ／Ｆ３０からＡＣＫ信号を受け取り、データの書換
動作を終了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パソコン、ワークス
テーション等に用いられる液晶ディスプレイなどの表示
装置を制御する表示駆動装置に関する。

【０００２】

【従来の技術】図９は従来の表示駆動装置の構成を示
す。この表示駆動装置ａは液晶ディスプレイ（ＬＣＤ）
モジュールｂ、制御用ＣＰＵｃおよびビデオＲＡＭｄと
共に表示装置ｅを構成する。表示駆動装置ａでは、タイ
ミングコントローラｇで時分割に生成された読出制御信
号にしたがってビデオＲＡＭｄからデータがメモリイン
ターフェース（Ｉ／Ｆ）ｈに読み込まれ、ディスプレイ
Ｉ／Ｆｉに転送される。ディスプレイＩ／Ｆｉに読み込
まれたデータはＬＣＤモジュールｂの仕様に合わせてデ
ータ変換されると、タイミングコントローラｇからの表
示制御信号にしたがってＬＣＤモジュールｂに転送され
表示される。タイミングコントローラｇは、ビデオＲＡ
Ｍｄからのデータの読出およびＬＣＤモジュールｂへの
データの転送といったＬＣＤモジュールｂを１ライン分
表示する動作を行なうと、すぐさまメモリＩ／Ｆｈに対
してリフレッシュ信号を送りビデオＲＡＭｄに記憶され
たデータを保持する。また、ＣＰＵ制御Ｉ／Ｆｊはタイ
ミングコントローラｇの時分割に同期して割り当てられ
たデータライトサイクル時にビデオＲＡＭｄに記憶され
ているデータを書き換える。

【０００３】

【発明が解決しようとする課題】しかしながら、こうし
たタイミングコントローラｇのデータの読出表示動作お
よびリフレッシュ動作の最中に、制御用ＣＰＵｃからビ
デオＲＡＭｄのデータの読み出し／書き換えを要求する
リード／ライト信号がＣＰＵ制御Ｉ／Ｆｊに送られる
と、タイミングコントローラｇはＬＣＤモジュールｂの
表示動作およびリフレッシュ動作の休止期間になるまで
ＣＰＵ制御Ｉ／Ｆｊを待ち状態にする。休止期間になっ
たときにタイミングコントローラｇはＣＰＵ制御Ｉ／Ｆ
ｊにＡＣＫ信号を出力してＣＰＵｃの読み出し／書き換
え動作を可能にする。この様子を図１０のタイミングチ
ャートに示す。即ち、ＣＰＵｃからライト信号Ｗが出力
されてＣＰＵ制御Ｉ／ＦｊがＡＣＫ信号を受け取るまで
に書き換え時の待ち合わせ期間が発生することになる。
この待ち合わせ期間は最長でＬＣＤモジュールｂの１ラ
イン分の表示時間である数十μｓｅｃに達することもあ
る。こうした待ち合わせ期間はビデオＲＡＭｄからデー
タを読み出すときにも同様に起こる。こうした待ち合わ
せ期間の発生は、制御用ＣＰＵｃの処理速度の低下を招
き、システム全体の処理速度の低速化を引き起こしてい
た。また、ＬＣＤモジュールｂに表示されるデータの演
算処理も遅延化して表示されるデータの更新が遅れる原
因となっていた。

【０００４】本発明は、表示データの読み出し／書き換
えの待ち合わせ期間を短縮し制御用ＣＰＵの処理速度の
低速化を防止することができる表示駆動装置を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】上記目的を解決するため
に、本発明の表示駆動装置は、データを画面に表示する
画面表示手段と、この表示されるデータを記憶する表示
データ記憶手段と、この表示データ記憶手段に記憶され
るデータを出力するデータ処理手段とを有する表示装置
を制御する表示駆動装置において、表示データ記憶手段
に記憶されたデータを時分割に画面表示手段に出力する
同期制御手段と、この同期制御手段の時分割に同期し
て、表示データ記憶手段のデータを書き換える書換制御
手段と、この書換制御手段によって書き換えられるデー
タを記憶するデータ保持手段と、同期制御手段と非同期
に、データ処理手段によって出力されたデータをデータ
保持手段に記憶するデータ制御手段とを備える。

【０００６】また、このデータ処理手段によって出力さ
れた書換信号を記憶する制御記憶手段と、表示データ記
憶手段に記憶されたデータを時分割に画面表示手段に出
力する同期制御手段と、制御記憶手段に書換信号が記憶
されているときに、同期制御手段の時分割に同期して表
示データ記憶手段のデータを書き換える書換制御手段
と、この書換制御手段によって書き換えられるデータを
記憶するデータ保持手段と、同期制御手段と非同期に、
データ処理手段によって出力されたデータを前記データ
保持手段に記憶するデータ制御手段とを備える。

【０００７】さらに、表示データ記憶手段に記憶された
データを時分割に画面表示手段に出力する同期制御手段
と、データ処理手段によって指定されたアドレスのデー
タを、この同期制御手段の時分割に同期して表示データ
記憶手段から読み出す第１の読出制御手段と、この第１
の読出制御手段によって読み出されたデータおよびこの
データのアドレスを記憶するアドレスデータ記憶手段
と、このアドレスデータ記憶手段に記憶されたアドレス
を再びデータ処理手段が指定するときに、このアドレス
データ記憶手段に記憶されたデータを読み出す第２の読
出制御手段とを備える。

【０００８】

【作用】本発明の表示駆動装置では、同期制御手段の時
分割にて表示データ記憶手段に記憶されたデータを画面
表示手段に表示し、データ保持手段に記憶されたデータ
を書換制御手段によって書き換えるが、その同期制御手
段と非同期にデータ処理手段はデータ保持手段のデータ
を書き換える。

【０００９】また、同期制御手段の時分割にて表示デー
タ記憶手段に記憶されたデータを画面表示手段に表示
し、制御記憶手段に記憶された書換信号にしたがってデ
ータ保持手段に記憶されたデータを書換制御手段によっ
て書き換えるが、その同期制御手段と非同期にデータ処
理手段は書換信号を制御記憶手段に記憶し、データをデ
ータ保持手段に書き換える。

【００１０】さらに、同期制御手段の時分割にて表示デ
ータ記憶手段に記憶されたデータを画面表示手段に表示
し、データ処理手段によって表示データ記憶手段からデ
ータを読み出すときに第１の読出制御手段によりデータ
およびこのデータのアドレスをアドレスデータ記憶手段
に記憶するが、このアドレスデータ記憶手段に記憶さた
アドレスを再びデータ処理手段が指定するときには第２
の読出制御手段によりこのアドレスデータ記憶手段に記
憶されたデータを読み出す。

【００１１】

【実施例】以下、本発明の実施例を図１乃至図８を参照
して詳細に説明する。

【００１２】図１は本発明に係る表示駆動装置の第１実
施例の構成を示すブロック図である。表示駆動装置１０
は、液晶ディスプレイ（ＬＣＤ）モジュール１２、ビデ
オＲＡＭ１４および制御用ＣＰＵ１６と共に表示装置１
８を構成する。ＬＣＤモジュール１２は上下に２分割さ
れたマトリクス電極１２ａ、１２ｂを有し、１本の走査
線１２ｃに２本の走査電極を割り当てて駆動するマルチ
プレクス駆動方式のものである。ビデオＲＡＭ１４はＬ
ＣＤモジュール１２の各画素に一対一に対応した記憶セ
ルにデータを記憶する。制御用ＣＰＵ１６はビデオＲＡ
Ｍ１４に記憶されたデータや他のレジスタの内容の読み
書きを制御する。表示駆動装置１０はＬＣＤモジュール
１２、ビデオＲＡＭ１４および制御用ＣＰＵ１６を時分
割にて同期制御するものであり、クロックジェネレータ
２１、タイミングコントローラ２３、ディスプレイイン
ターフェース（Ｉ／Ｆ）２５、メモリＩ／Ｆ２７、ＣＰ
Ｕ制御Ｉ／Ｆ３０、ＲＡＭデータラッチメモリ３２およ
び制御信号ラッチ回路３４から構成される。ここで、制
御用ＣＰＵ１６の動作を規定する処理手順を格納するＲ
ＯＭ、制御用ＣＰＵ１６のワークエリア等で使用される
ＲＡＭ等は、すでに公知の技術であるので省略した。ビ
デオＲＡＭ１４に記憶される表示用のデータは、制御用
ＣＰＵ１６により図示しないキャラクタジェネレータな
どから転送される。つぎに、これらの各部について詳述
する。

【００１３】［タイミングコントローラ２３］図２はタ
イミングコントローラ２３の構成を示すブロック図であ
る。タイミングコントローラ２３はクロックジェネレー
タ２１から基準クロックを受けてディスプレイＩ／Ｆ２
５およびメモリＩ／Ｆ２７にタイミング信号を発生する
タイミングジェネレータ５２および全体を同期制御する
ためのサイクル信号を発生するサイクルジェネレータ５
３を有する。ディスプレイＩ／Ｆ２５に出力されるタイ
ミング信号はＬＣＤモジュール１２の表示制御に使用さ
れる。メモリＩ／Ｆ２７に出力されるタイミング信号
は、ビデオＲＡＭ１４のリフレッシュ制御、データリー
ド制御、データライト制御及び表示サイクル動作時のア
ドレス選択に使用される。また、サイクル信号はセマフ
ォ５５および制御信号用セレクタ５６に出力される。セ
マフォ５５および制御信号用セレクタ５６はＣＰＵ制御
Ｉ／Ｆ３０からのリード／ライト要求、ディスプレイＩ
／Ｆ２５からの表示データリード要求あるいはメモリＩ
／Ｆ２７からのリフレッシュ要求に対して順次サイクル
を割り当てる。セマフォ５５はプライオリティ判定回路
５７、ダウンカウンタ回路５８およびレジスタ制御信号
用セレクタ５９から構成される。

【００１４】プライオリティ判定回路５７は、ＣＰＵ制
御Ｉ／Ｆ３０からのリード／ライト要求、ディスプレイ
Ｉ／Ｆ２５からの表示データリード要求あるいはメモリ
Ｉ／Ｆ２７からのリフレッシュ要求に対して所定の優先
順位にしたがってイネーブル信号を発生する。プライオ
リティ判定回路５７がビデオＲＡＭ１４に対するリード
／ライト要求、表示データリード要求、リフレッシュ要
求に対してサイクルを割り当てるときに制御信号用セレ
クタ５６およびダウンカウンタ回路５８にイネーブル信
号を出力する。制御信号用セレクタ５６は各Ｉ／Ｆに対
して制御信号を出力してサイクルを割り当てる。一方、
ＣＰＵ制御Ｉ／Ｆ３０からのレジスタに対するリード／
ライト要求に対してサイクルを割り当てるときにはレジ
スタ制御信号用セレクタ５９にイネーブル信号を出力す
る。レジスタ制御信号用セレクタ５９はデコーダ６１に
さらにイネーブル信号を送り、ＣＰＵ制御Ｉ／Ｆ３０か
らアドレス指定されたレジスタの制御にサイクルを割り
当てる。プライオリティ判定回路５７の優先順位は、１
…リードサイクル要求、２…表示データリード要求、３
…リフレッシュ要求、４…レジスタあるいはビデオＲＡ
Ｍのデータリード／ライト要求の順番に設定されてい
る。ダウンカウンタ５８は表示データリード要求に対し
てサイクルが割り当てられるときの排他制御に使用する
もので、カウント値が「０」であるならばプライオリテ
ィ判定回路５７からのイネーブル信号によって値「１」
にセットし、カウント値が「０」でないならば値「１」
をデクリメントする。ダウンカウンタ５８はカウント値
が「０」になるまでプライオリティ判定回路５７にリー
ドサイクル要求を出力し続ける。

【００１５】［ＣＰＵ制御Ｉ／Ｆ３０］図３はＣＰＵ制
御Ｉ／Ｆ３０の構成を示すブロック図である。制御信号
ラッチ回路３４は制御用ＣＰＵ１６からのアドレス信号
およびリード／ライト信号をラッチし、タイミングコン
トローラ２３にリード／ライト信号を出力してレジスタ
あるいはビデオＲＡＭ１４のリード／ライトを要求す
る。また、ＣＰＵデータラッチメモリ６５およびセレク
タ６６にイネーブル信号を出力してデータの方向を制御
する。ＣＰＵデータラッチメモリ６５はビデオＲＡＭ１
４のデータの書換時に制御用ＣＰＵ１６からのデータを
ラッチする。セレクタ６６はデコーダ６１からの制御信
号で指定されると、グラフィックコントローラ６８ある
いはビデオＲＡＭ１４からのデータを選択して制御用Ｃ
ＰＵ１６に出力する。グラフィックコントローラ６８は
ビデオＲＡＭ１４のデータライト時にＣＰＵデータラッ
チメモリ６５からのデータとビデオＲＡＭ１４のデータ
を用いて演算し、その結果をメモリＩ／Ｆ２７に転送し
たりする。また、データリード時にはＲＡＭデータラッ
チメモリ３２に記憶されているアドレスと制御用ＣＰＵ
１６によって指定されたアドレスとが一致するかどうか
判定し、一致するときにはそのアドレスで指定されるデ
ータをＲＡＭデータラッチメモリ３２から読み込んでセ
レクタ６６に出力する。一致しなかったときには、ビデ
オＲＡＭ１４からデータを読み込んでセレクタ６６に出
力すると同時にアドレスおよびデータをＲＡＭデータラ
ッチメモリ３２に記憶する。このようにデータの読み出
しが行われると、ＲＡＭデータラッチメモリ３２からイ
ネーブル信号あるいはタイミングコントローラ２３から
制御信号がＡＣＫ信号用パルス発生器７０に出力され
る。さらに、ＡＣＫ信号用パルス発生器７０から制御用
ＣＰＵ１６に対してＡＣＫ信号が出力されると制御用Ｃ
ＰＵ１６はデータの読出を終了する。同様に、制御用Ｃ
ＰＵ１６から制御信号ラッチ回路３４にライト信号が入
力されたときもＡＣＫ信号用パルス発生器７０はＡＣＫ
信号を出力して制御用ＣＰＵ１６はデータの書換を終了
する。

【００１６】［メモリＩ／Ｆ２７］図４はメモリＩ／Ｆ
２７の構成を示すブロック図である。リフレッシュカウ
ンタ７２はタイミングコントローラ２３からのサイクル
信号によりカウント値をインクリメントし、カウント値
が所定値に達するとタイミングコントローラ２３にリフ
レッシュ要求信号を出力する。タイミングコントローラ
２３からリフレッシュのイネーブル信号が入力されると
カウント値はリセットされる。これによりメモリＩ／Ｆ
２７はビデオＲＡＭ１４のリフレッシュ動作を開始す
る。リフレッシュ動作時は、リフレッシュ制御用のタイ
ミング信号がタイミング選択部７１０において選択され
ビデオＲＡＭ１４に出力されることにより、ビデオＲＡ
Ｍ１４はデータを保持する。また、タイミングコントロ
ーラ２３からタイミング信号が入力される度に、上画面
アドレスカウンタ７３、下画面アドレスカウンタ７４は
カウント値をインクリメントする。累算されるカウント
値はアドレスを示しており、マルチプレクサ７５におい
てタイミングコントローラ２３からのタイミング信号に
より上、下画面のアドレスが選択的にアドレス選択部７
８に出力される。アドレス選択部７８は、タイミングコ
ントローラ２３からの制御信号にしたがって、マルチプ
レクサ７５からのアドレスあるいはＣＰＵ制御Ｉ／Ｆ３
０からのアドレスを選択し、ビデオＲＡＭ１４にそのア
ドレスを出力する。このように、ＬＣＤモジュール１２
の表示リードサイクルでは、マルチプレクサ７５によっ
て選択される上、下画面アドレスカウンタ７３、７４の
アドレスにしたがってビデオＲＡＭ１４はアドレス指定
されることになる。アドレスが指定されると、データ選
択部７９はタイミングコントローラ２３からの制御信号
にしたがってＣＰＵ制御Ｉ／Ｆ３０、ビデオＲＡＭ１４
およびディスプレイＩ／Ｆ２５のデータの方向を制御す
る。

【００１７】また、ＬＣＤモジュール１２の表示サイク
ルでは、アドレス選択部７８で指定されるアドレス、及
びタイミング選択部７１０で指定されるデータリード制
御用のタイミング信号にしたがって逐次、ビデオＲＡＭ
１４に記憶されているデータがディスプレイＩ／Ｆ２５
に転送される。さらに、ビデオＲＡＭ１４のリード／ラ
イトサイクルでは、アドレス選択部７８はＣＰＵ制御Ｉ
／Ｆ３０からのアドレスをビデオＲＡＭ１４に転送する
とともに、タイミング選択部７１０で指定されるデータ
リード／ライト制御用のタイミング信号をビデオＲＡＭ
１４に出力する。

【００１８】［ディスプレイＩ／Ｆ２５］図５はディス
プレイＩ／Ｆ２５の構成を示すブロック図である。ディ
スプレイＩ／Ｆ２５はビデオＲＡＭ１４のデータをパレ
ットアドレスに変換するデータ変換部８５、パレットア
ドレスからテーブルを参照してパレットデータを出力す
るパレット部８７およびパレットデータからＬＣＤモジ
ュール１２の表示データに変化するデータ変換部８９を
有する。ビデオＲＡＭ１４から３２ビット単位（８画素
×４プレーン）のデータが４回続けて転送されると、デ
ータはタイミングコントローラ２３からの制御信号にし
たがってセレクタＡ９２によって順次ラッチ９３、９
４、９５、９６に入力される。ラッチされたデータはバ
ッファ１０３、１０４、１０５、１０６において１画素
４ビットのパレットアドレスに変換されると、セレクタ
Ｂ１０２によって次段のパレット部８７に出力される。
前述したように、パレット部８７においてテーブルを参
照して得られるパレットデータはグレースケール変換部
１１０に出力される。グレースケール変換部１１０で
は、パレットデータとカウンタ部１１２から出力される
ページ信号とから表示データを生成し、セレクタ１１５
に出力する。セレクタ１１５はグレースケール変換部１
１０で生成された表示データをセレクタＢ１０２からの
上画面／下画面セレクト信号にしたがってシフトレジス
タ１２０、１２５に交互に転送する。シフトレジスタ１
２０、１２５に転送された表示データはレジスタ部１２
７からの４／８ビットセレクト信号によってそれぞれ４
ビット、８ビットシフトされてシフトレジスタ１２０か
ら上画面の表示データを出力し、シフトレジスタ１２５
から下画面の表示データを出力する。上下画面の表示デ
ータが出力されるＬＣＤモジュール１２には、それらの
データを表示するためにカウンタ部１１２から表示制御
信号を入力すると共にレジスタ部１２７から表示オンオ
フ信号を入力する。

【００１９】［データの書換処理］図６は表示駆動装置
１０のタイミングチャートである。タイミングコントロ
ーラ２３はクロックジェネレータ２１の基準クロックに
基づいてサイクル信号およびタイミング信号を発生す
る。タイミングコントローラ２３は、セマフォ５５に入
力されるディスプレイＩ／Ｆ２５、メモリＩ／Ｆ２７お
よびＣＰＵ制御Ｉ／Ｆ３０からの各要求信号に対し、サ
イクル信号にしたがって所定の優先順位に基づき順次サ
イクルを割り当てる。

【００２０】ビデオＲＡＭ１４のデータを書き換えるラ
イトサイクルをタイミングチャートを用いて説明する。
制御用ＣＰＵ１６は表示駆動装置１０と同期することな
く内部でデータ演算処理などを実行しており、データ演
算処理を終えてビデオＲＡＭ１４のデータを書き換える
ときにはライト信号Ｗを制御信号ラッチ回路３４に出力
する（図６の区間Ｉ参照）。ライト信号Ｗのラッチと同
時にアドレス信号Ａ１も制御信号ラッチ回路３４にラッ
チされる。また、制御用ＣＰＵ１６はデータをＣＰＵデ
ータラッチメモリ６５に書き込む。ライト信号およびア
ドレス信号がラッチされると、制御信号ラッチ回路３４
はＡＣＫ信号用パルス発生器７０を介して制御用ＣＰＵ
１６にＡＣＫ信号を出力する。これにより、制御用ＣＰ
Ｕ１６はデータの書き換えを終了したとしてつぎの処理
に移行する。一方、このときタイミングコントローラ２
３はＬＣＤモジュールの表示リードサイクルを時分割処
理しており、メモリＩ／Ｆ２７はタイミング信号にした
がって順次ビデオＲＡＭ１４のデータをディスプレイＩ
／Ｆ２５に転送している。タイミングコントローラ２３
は表示リードサイクルの終了に続いてリフレッシュサイ
クルの処理も終えると、データライトサイクルの処理に
移り制御信号用セレクタ５６を介してメモリＩ／Ｆ２７
のデータ選択部７９およびアドレス選択部７８に制御信
号Ｋを出力する。データ選択部７９はＣＰＵデータラッ
チメモリ６５からビデオＲＡＭ１４へデータを転送し、
アドレス選択部７８で選択されたアドレスに実際にデー
タを書き換える。

【００２１】このように実際にビデオＲＡＭ１４にデー
タを書き換える前に、制御用ＣＰＵ１６はデータをＣＰ
Ｕデータラッチメモリ６５に出力するだけでＡＣＫ信号
を受け取るので、タイミングコントローラ２３からＡＣ
Ｋ信号を待たされることなくに示す短い期間で制御用
ＣＰＵ１６はデータの書き換えを終了し、つぎの処理に
移行することができる。

【００２２】［表示データの読出処理］図６の区間IIお
よび区間IIIはデータの読出処理のタイミングチャート
を示している。制御用ＣＰＵ１６はデータの読出時にア
ドレス信号Ａ２およびリード信号Ｒを制御信号ラッチ回
路３４に出力する。制御信号ラッチ回路３４はリード信
号Ｒおよびアドレス信号Ａ２をＲＡＭデータラッチメモ
リ３２に出力する。グラィックコントローラ６８は、出
力されたアドレス信号Ａ２がＲＡＭデータラッチメモリ
３２に記憶されているデータのアドレスと一致するか比
較する。一致しないときには、ビデオＲＡＭ１４のリー
ドサイクルが開始されてビデオＲＡＭ１４から読み出さ
れるデータを、グラフィックコントローラ６８によって
そのアドレスＡ２と共にＲＡＭデータラッチメモリ３２
に最新のものとして書き換える。したがって、このとき
には、従来と同じように図６のの待ち合わせ期間が発
生する。その後、再び同じアドレスＡ２でリードサイク
ルを実行するとアドレスＡ２はＲＡＭデータラッチメモ
リ３２に記憶されていたアドレスと一致するので、イネ
ーブル信号をＡＣＫ信号用パルス発生器７０に出力し、
制御用ＣＰＵ１６にデータが出力されたことを知らせる
と共にそのデータをグラフィックコントローラ６８を介
して制御用ＣＰＵ１６に転送する。これにより、タイミ
ングコントローラ２３のリードサイクルの割り当てを待
つことなくデータの読み出しを終了する。

【００２３】このように同じアドレスＡ２を再び指定す
るとき（図６の区間III）は、タイミングコントローラ
２３のリードサイクルの割り当てを待ってビデオＲＡＭ
１４をアクセスしなくても、ＲＡＭデータラッチメモリ
３２に記憶されているデータを読み込むことで待ち合わ
せ期間は発生せず、の短い期間でデータの読出を終え
ることができる。

【００２４】[他の実施例]図７は他の実施例の表示駆動
装置のＣＰＵ制御Ｉ／Ｆ１３０の構成を示すブロック図
である。このＣＰＵ制御Ｉ／Ｆ１３０は、前記実施例の
制御信号ラッチ回路３４およびＣＰＵデータラッチメモ
リ６５をラッチ部１３５に変更するだけで他は同じ構成
である。アドレス信号をラッチするＣＰＵアドレスラッ
チメモリ１３８ａ、１３８ｂ、データ信号をラッチする
データラッチメモリ１３９ａ、１３９ｂをそれぞれ２個
設ける。ラッチセレクタ１４０はライト信号が入力する
度に端子ＯＵＴ１、ＯＵＴ２から交互にイネブール信号
１、２を出力してアドレス信号、データ信号をラッチす
る。ライト回数カウンタ１４２はこれらの信号を入力す
るとカウント値をインクリメントする。また、ＡＣＫ信
号用パルス発生器１７０ではイネーブル信号１、２を受
け取るとＡＣＫ信号を発生する。ライト回数カウンタ１
４２では、カウント値が初期値「０」から値「１」にイ
ンクリメントされるときには、ＣＰＵアドレスラッチメ
モリ１３８ａのアドレスをアドレス選択部１４４にセッ
トし、ＣＰＵデータラッチメモリ１３９ａのデータをデ
ータ選択部１４６にセットする。また、カウント値が
「２」にインクリメントされるときには、ＣＰＵアドレ
スラッチメモリ１３８ｂのアドレスをアドレス選択部１
４４にセットし、ＣＰＵデータラッチメモリ１３９ｂの
データをデータ選択部１４６にセットする。ライト回数
カウンタ１４２ではカウント値が「２」に達するとラッ
チセレクタ１４０にディスエーブル信号を出力してそれ
以上のライト信号の入力を禁止する。こうしてアドレス
選択部１４４およびデータ選択部１４６にセットされた
アドレスおよびデータを用いて、ビデオＲＡＭのデータ
はタイミングコントローラのライトサイクルにしたがっ
て書き換えられるが、このときのタイミングコントロー
ラから出力されるライトイネーブルの制御信号はライト
回数カウンタ１４２のカウント値をデクリメントする。

【００２５】[他の実施例におけるデータの書換処理]図
８は、他の実施例の表示駆動装置のタイミングチャート
である。データライトイネーブル信号Ｋが１回出力され
る前に、制御用ＣＰＵからライト信号Ｗ１、Ｗ２が２回
出力されてもそれぞれに応じてＡＣＫ信号を発生するこ
とができる。したがって、タイミングコントローラのラ
イトサイクルの割り当てまでにデータライト信号が２回
あってもいずれも待ち合わせの期間は発生しない。この
ように頻繁にデータの書き換えが発生しても、制御用Ｃ
ＰＵの待ち合わせ期間の発生を極めて少なくすることが
できる。

【００２６】本発明は上記実施例に限定されず、種々の
変更が可能である。例えば、他の実施例においてはＣＰ
ＵアドレスラッチメモリおよびＣＰＵデータラッチメモ
リを２段に設けたが、３段以上に設けてもよい。また、
ＲＡＭデータラッチメモリ３２はアドレスおよびデータ
を１組記憶するだけでなく、複数組のデータを記憶する
ように構成してもよい。さらに、ビデオＲＡＭ１４から
読み出し／書き換える場合に限らず、表示駆動装置内の
他のレジスタに記憶されたデータを読み出し／書き換え
る場合にも適用することができる。また、画面表示手段
は液晶ディスプレイに限らず、プラズマディスプレイや
ＥＬディスプレイなど種々のものを使用できる。さら
に、ビデオＲＡＭはカラー表示に対応するＲＧＢの各色
のデータを記憶するものでもよい。ビデオＲＡＭとして
は書き換えと同時に読み出しできるデュアルポートメモ
リを一部に併用するものでもよい。制御用ＣＰＵ１６は
リード／ライト信号線を別々の信号線とするものでも、
極性を反転して出力する共通の信号線でも構わない。

【００２７】

【発明の効果】書換制御手段が表示データ記憶手段のデ
ータを書き換えるライトサイクルの前に、データ処理手
段によって出力されたデータはデータ制御手段によりデ
ータ保持手段に記憶されるので、ライトサイクルを待た
ずにデータ処理手段は書換動作を終了することができ、
書換のための待ち合わせ期間を短縮することができる。

【００２８】これにより、データ処理手段の処理速度の
低下を防ぎ、システム全体の処理速度を向上させること
ができる。したがって、表示されるデータをデータ処理
手段が演算する処理速度も向上し、画面表示手段に表示
されるデータの更新を速めることができる。また、デュ
アルポートＲＡＭなどの特別な表示データ記憶手段を用
いなくて済ますことができてシステムの構築を簡単にで
きる。

【００２９】また、データライトサイクル時の書換信号
を制御記憶手段に記憶しておくことにより、データ処理
手段は書換信号を保持しておくことなくつぎの処理に移
行できる。

【００３０】さらに、データ処理手段により再びアドレ
スデータ記憶手段に記憶されたアドレスが指定されたと
きには、再び表示データ記憶手段に記憶されたデータを
読み出さなくてもアドレスデータ記憶手段に記憶された
データを読み出すので、リードサイクルを待たずに読出
動作を終了することができ、読出のための待ち合わせ期
間も短縮することができる。

【図面の簡単な説明】

【図１】表示駆動装置１０の構成を示すブロック図であ
る。

【図２】タイミングコントローラ２３の構成を示すブロ
ック図である。

【図３】ＣＰＵ制御Ｉ／Ｆ３０の構成を示すブロック図
である。

【図４】メモリＩ／Ｆ２７の構成を示すブロック図であ
る。

【図５】ディスプレイＩ／Ｆ２５の構成を示すブロック
図である。

【図６】表示駆動装置１０のタイミングチャートであ
る。

【図７】他の実施例のＣＰＵ制御Ｉ／Ｆ１３０の構成を
示すブロック図である。

【図８】他の実施例の表示駆動装置のタイミングチャー
トである。

【図９】従来の表示駆動装置ａの構成を示すブロック図
である。

【図１０】従来の表示駆動装置ａのタイミングチャート
である。

【符号の説明】

１０…表示駆動装置 １２…ＬＣＤモジュール １４…ビデオＲＡＭ、 １６…制御用ＣＰＵ ２３…タイミングコントローラ、 ２５…ディスプレイＩ／Ｆ ２７…メモリＩ／Ｆ ３０…ＣＰＵ制御Ｉ／Ｆ ３２…ＲＡＭデータラッチメモリ ３４…制御信号ラッチ回路、 ５５…セマフォ ６５…ＣＰＵデータラッチメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 範之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 砂川 伸一 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを画面に表示する画面表示手段
   と、 この表示されるデータを記憶する表示データ記憶手段
   と、 この表示データ記憶手段に記憶されるデータを出力する
   データ処理手段とを有する表示装置を制御する表示駆動
   装置において、 前記表示データ記憶手段に記憶されたデータを時分割に
   前記画面表示手段に出力する同期制御手段と、 この同期制御手段の時分割に同期して、前記表示データ
   記憶手段のデータを書き換える書換制御手段と、 この書換制御手段によって書き換えられるデータを記憶
   するデータ保持手段と、 前記同期制御手段と非同期に、前記データ処理手段によ
   って出力されたデータを前記データ保持手段に記憶する
   データ制御手段と、を備えたことを特徴とする表示駆動
   装置。
2. 【請求項２】 データを画面に表示する画面表示手段
   と、 この表示されるデータを記憶する表示データ記憶手段
   と、 この表示データ記憶手段に記憶されるデータおよびその
   データの書き換えを要求する書換信号を出力するデータ
   処理手段とを有する表示装置を制御する表示駆動装置に
   おいて、 このデータ処理手段によって出力された書換信号を記憶
   する制御記憶手段と、前記表示データ記憶手段に記憶さ
   れたデータを時分割に前記画面表示手段に出力する同期
   制御手段と、 前記制御記憶手段に書換信号が記憶されているときに、
   前記同期制御手段の時分割に同期して前記表示データ記
   憶手段のデータを書き換える書換制御手段と、 この書換制御手段によって書き換えられるデータを記憶
   するデータ保持手段と、 前記同期制御手段と非同期に、前記データ処理手段によ
   って出力されたデータを前記データ保持手段に記憶する
   データ制御手段と、を備えたことを特徴とする表示駆動
   装置。
3. 【請求項３】 データ保持手段はデータを記憶する複数
   の記憶領域を備え、 書換制御手段は、この複数の記憶領域に記憶されたデー
   タをデータ処理手段によって出力された順序にしたがっ
   て選択する選択手段を備えたことを特徴とする請求項１
   または請求項２に記載の表示駆動装置。
4. 【請求項４】 データを画面に表示する画面表示手段
   と、 このデータを指定されたアドレスに記憶する表示データ
   記憶手段と、 この表示データ記憶手段に記憶されたデータを、このデ
   ータのアドレスを指定することにより読み出すデータ処
   理手段とを有する表示装置を制御する表示駆動装置にお
   いて、 前記表示データ記憶手段に記憶されたデータを時分割に
   前記画面表示手段に出力する同期制御手段と、 前記データ処理手段によって指定されたアドレスのデー
   タを、この同期制御手段の時分割に同期して前記表示デ
   ータ記憶手段から読み出す第１の読出制御手段と、 この第１の読出制御手段によって読み出されたデータお
   よびこのデータのアドレスを記憶するアドレスデータ記
   憶手段と、 このアドレスデータ記憶手段に記憶されたアドレスを再
   び前記データ処理手段が指定するときに、このアドレス
   データ記憶手段に記憶されたデータを読み出す第２の読
   出制御手段と、 を備えたことを特徴とする表示駆動装置。