JP3699003B2 - データ処理装置および方法 - Google Patents
データ処理装置および方法 Download PDFInfo
- Publication number
- JP3699003B2 JP3699003B2 JP2001119852A JP2001119852A JP3699003B2 JP 3699003 B2 JP3699003 B2 JP 3699003B2 JP 2001119852 A JP2001119852 A JP 2001119852A JP 2001119852 A JP2001119852 A JP 2001119852A JP 3699003 B2 JP3699003 B2 JP 3699003B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- main
- address
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title description 2
- 238000003672 processing method Methods 0.000 claims description 7
- 238000004590 computer program Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一個のメインメモリと複数のメモリバンクとを具備しているデータ処理装置、そのデータ処理方法、に関する。
【０００２】
【従来の技術】
現在、メモリ回路に格納されているコンピュータプログラムをデータ処理回路がデータ読出して対応する処理動作を実行するデータ処理装置があり、そのメモリ回路として一個のメインメモリと複数のメモリバンクとを具備した製品もある。
【０００３】
ここで、このようなデータ処理装置の一従来例を図５および図６を参照して以下に説明する。この一従来例のデータ処理装置１００は、図５に示すように、一個のメインメモリ１０１、第一から第ｎのメモリバンク１０２、一個のデータ処理回路であるＣＰＵ(Central Processing Unit)１０３、バンク切替手段に相当する一個のレジスタ回路１０４、を具備している。
【０００４】
メインメモリ１０１は、連続する多数のメモリ空間を具備しており、これら多数のメモリ空間に“０００〜０１０”などの一連のメインアドレスが一対一に設定されている。メモリバンク１０２も、連続する複数のメモリ空間を具備しているが、そのメモリ空間に設定されている“０１１〜１００”などのバンクアドレスは複数のメモリバンク１０２で共通している。
【０００５】
ＣＰＵ１０３は、一個のメインメモリ１０１および複数のメモリバンク１０２とアドレスバス１０５やデータバス(図示せず)で接続されており、メインメモリ１０１のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク１０２のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【０００６】
レジスタ回路１０４は、一個のメインメモリ１０１と複数のメモリバンク１０２と一個のＣＰＵ１０３とに接続されており、このＣＰＵ１０３により複数のメモリバンク１０２の一個を指定するバンクナンバが格納される。
【０００７】
上述のような構成において、このデータ処理装置１００では、ＣＰＵ１０３のための一連のコンピュータプログラムが一個のメインメモリ１０１と複数のメモリバンク１０２とに格納されており、そのコンピュータプログラムをＣＰＵ１０３がデータ読出して対応するデータ処理を実行する。
【０００８】
ただし、図６に示すように、メインメモリ１０１には、ＣＰＵ１０３の読出先を第一から第ｎのメモリバンク１０２に分岐させる第一から第ｎのバンク切替命令が任意のメインアドレスの位置に設定されており、第一から第ｎのメモリバンク１０２には、ＣＰＵ１０３の読出先をメインメモリ１０１の第一から第ｎのバンク切替命令の次段のメインアドレスの位置に各々分岐させる第一から第ｎのメイン復帰命令が最後のバンクアドレスの位置に設定されている。
【０００９】
そこで、ＣＰＵ１０３が一個のメインメモリ１０１と複数のメモリバンク１０２から一連のコンピュータプログラムを読み出す場合、メインメモリ１０１の格納データが最初のメインアドレスから順番に読み出されるので、特定のメインアドレスでバンク切替命令が読み出すことになる。
【００１０】
ここで例示するデータ処理装置１００では、一番最初に読み出される第一のバンク切替命令は第一のメモリバンク１０２の最初のバンクアドレスを指定するので、これに対応してＣＰＵ１０３の読出先は第一のメモリバンク１０２の最初のバンクアドレスに分岐される。
【００１１】
その場合、ＣＰＵ１０３が読み出すバンク切替命令に対応してレジスタ回路１０４に“１”のバンクナンバを格納するので、これで第一のメモリバンク１０２のみ有効となって第二から第ｎのメモリバンク１０２は無効となる。これでＣＰＵ１０３は第一のメモリバンク１０２の格納データを最初のバンクアドレスから順番に読み出し、最後のバンクアドレスのメイン復帰命令を読み出すことになる。
【００１２】
この第一のメモリバンク１０２のメイン復帰命令は、メインメモリ１０１の上述の第一のバンク切替命令の次段のメインアドレスを指定するので、これに対応してＣＰＵ１０３の読出先はメインメモリ１０１の第一のバンク切替命令の次段となる。
【００１３】
以下同様に、ＣＰＵ１０３はメインメモリ１０１でデータ読出を実行し、そこでバンク切替命令を読み出すごとに対応するメモリバンク１０２の格納データを読み出し、このメモリバンク１０２のデータ読出が完了するとメインメモリ１０１のデータ読出に復帰する。
【００１４】
このデータ処理装置１００では、上述のようにＣＰＵ１０３がバンク切替命令に対応してレジスタ回路１０４にバンクナンバを格納することで複数のメモリバンク１０２が一個ずつ有効となるので、複数のメモリバンク１０２で共通するバンクアドレスを使用することができ、少数のバンクアドレスを多数のメモリ空間に適用することができる。
【００１５】
【発明が解決しようとする課題】
上述のデータ処理装置１００では、複数のメモリバンク１０２で共通するバンクアドレスを使用するため、有効とするメモリバンク１０２のバンクナンバをＣＰＵ１０３がバンク切替命令に対応してレジスタ回路１０４に格納する。
【００１６】
しかし、これでは少なくとも第一から第ｎのメモリバンク１０２を個々に指定する第一から第ｎのバンク切替命令をメインメモリ１０１に設定する必要があるので、複数のバンク切替命令のためにメインメモリ１０１のメモリ空間が消費されることになる。
【００１７】
しかも、第一から第ｎのメモリバンク１０２の各々の最後のバンクアドレスには、メインメモリ１０１の第一から第ｎのバンク切替命令の次段のメインアドレスを個々に指定する第一から第ｎのメイン復帰命令を個々に設定する必要があるので、そのデータ設定が煩雑である。
【００１８】
さらに、メインメモリ１０１では、第一から第ｎのバンク切替命令が任意のメインアドレスの位置に設定されており、最長でも第ｍ番目のバンク切替命令の次段のメインアドレスの位置から第(ｍ＋１)番目の前段のメインアドレスの位置までしか連続データを格納することができない。
【００１９】
また、複数のメモリバンク１０２の各々では、最長でも最初のバンクアドレスの位置から最後のバンクアドレスの前段の位置までしか連続データを格納することができないので、上述のデータ処理装置１００は長大な連続データを取り扱うことができない。
【００２０】
本発明は上述のような課題に鑑みてなされたものであり、メインメモリのメモリ空間の消費を必要最小限とすることができ、複数のメモリバンクの各々に固有のメイン復帰命令を設定する必要がなく、長大な連続データを取り扱うことができる、データ処理装置および方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の第一のデータ処理装置は、一個のメインメモリ、第一から第ｎのメモリバンク、一個のデータ処理回路、一個のバンク切替手段、を具備している。メインメモリは、連続する多数のメモリ空間に一連のメインアドレスが設定されており、第一のメモリバンクの最初のバンクアドレスを指定するバンク切替命令が任意のメモリ空間に格納されている。
【００２２】
第一から第ｎのメモリバンクは、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されており、第一から第(ｎ−１)のメモリバンクでは、最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクのみ、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されている。
【００２３】
データ処理回路は、メインメモリとメモリバンクとのメモリ空間の格納データをメインアドレスとバンクアドレスとの順番に読み出すので、メインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの最初のバンクアドレスの位置に切り替える。
【００２４】
この第一から第(ｎ−１)のメモリバンクでのデータ処理回路の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの最初のバンクアドレスの位置に切り替えるので、これで複数のメモリバンクの全部の格納データをデータ処理回路が順番に読み出す。
【００２５】
このデータ処理回路は、第ｎのメモリバンクの最後のバンクアドレスからメイン復帰命令を読み出すと読出先をメインメモリの対応するメインアドレスの位置に復帰させるので、これで複数のメモリバンクの全部の格納データを読み出したデータ処理回路はメインメモリのデータ読出に復帰する。
【００２６】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【００２７】
本発明の第二のデータ処理装置では、メインメモリの任意のメモリ空間に第一のメモリバンクの特定のバンクアドレスを指定するバンク切替命令が格納されており、第一から第(ｎ−１)のメモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクの特定のバンクアドレスのメモリ空間にメインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されている。
【００２８】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【００２９】
本発明の第三のデータ処理装置では、メインメモリの任意の複数のメモリ空間に第一のメモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が個々に格納されており、第一から第(ｎ−１)のメモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクの複数のバンクアドレスのメモリ空間に特定のメインアドレスを各々指定する複数のメイン復帰命令が個々に格納されている。
【００３０】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出す。このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開し、上述の動作が必要により繰り返される。
本発明の第四のデータ処理装置は、
連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、第一から第 ( ｎ−１ ) の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、前記バンク切替手段は、第一から第 ( ｎ−１ ) の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える。
【００３１】
上述のようなデータ処理装置の他の形態としては、データ処理回路が第ｎのメモリバンクからメイン復帰命令を読み出すと読出先をメインメモリのバンク切替命令の次段のメインアドレスの位置に復帰させることにより、
データ処理回路の読出先がメインメモリのバンク切替命令の位置から第一のメモリバンクに分岐しても、第ｎのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰される。
【００３２】
なお、本発明で云う各種手段は、その機能を実現するように形成されていれば良く、例えば、専用のハードウェア、適正な機能がプログラムにより付与されたコンピュータ、適正なプログラムによりコンピュータの内部に実現された機能、これらの組み合わせ、等を許容する。また、本発明で云う各種手段は、個々に独立した存在である必要もなく、ある手段が他の手段の一部であるようなことも許容する。
【００３３】
【発明の実施の形態】
本発明の実施の一形態を図１ないし図３を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【００３４】
本実施の形態のデータ処理装置２００も、図１に示すように、一従来例として前述したデータ処理装置１００と同様に、一個のメインメモリ２０１、第一から第ｎのメモリバンク２０２、一個のデータ処理回路であるＣＰＵ２０３、を具備しているが、前述したデータ処理装置１００とは相違して、バンク切替手段としてレジスタ回路１０４ではなくバンク切替回路２０４を具備している。
【００３５】
メインメモリ２０１は、“０００〜０１０”などの一連のメインアドレスが多数のメモリ空間に設定されており、複数のメモリバンク２０２は、相互で共通に“０１１〜１００”などのバンクアドレスが各々の複数のメモリ空間に設定されている。
【００３６】
ただし、メインメモリ２０１は、第一のメモリバンク２０２の最初のバンクアドレスを指定する一つのバンク切替命令が任意のメモリ空間に格納されており、第一から第(ｎ−１)のメモリバンク２０２は、各々の最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されている。
【００３７】
第ｎのメモリバンク２０２は、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されており、このメイン復帰命令は、メインメモリ２０１の前述のバンク切替命令の次段のメインアドレスを指定する。
【００３８】
ＣＰＵ２０３は、メインメモリ２０１とバンク切替回路２０４とに接続されており、このバンク切替回路２０４が複数のメモリバンク２０２に接続されている。ＣＰＵ２０３は、メインメモリ２０１のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク２０２のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【００３９】
ただし、ＣＰＵ２０３は、メインメモリ２０１からバンク切替命令を読み出すと、そこに設定されている第一のメモリバンク２０２の最初のバンクアドレスの位置に読出先を切り替える。さらに、第ｎのメモリバンク２０２の最後のバンクアドレスからメイン復帰命令を読み出すと、そこに設定されているメインメモリ２０１のバンク切替命令の次段のメインアドレスの位置に読出先を復帰させる。
【００４０】
バンク切替回路２０４は、デコーダ回路２０５とレジスタ回路２０６とを具備しており、第一から第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読出先が仮想空間のバンクアドレスに到達するごとに、ＣＰＵ２０３の読出先を次段のメモリバンク２０２の最初のバンクアドレスの位置に切り替える。
【００４１】
上述のような構成において、本形態のデータ処理装置２００でも、前述のデータ処理装置１００と同様に、ＣＰＵ２０３が一個のメインメモリ２０１と複数のメモリバンク２０２から一連のコンピュータプログラムをデータ読出して対応するデータ処理を実行する。
【００４２】
その場合、図３に示すように、ＣＰＵ２０３はメインメモリ２０１の格納データを最初のメインアドレスから順番に読み出すので(ステップＳ１〜Ｓ５)、特定のメインアドレスでバンク切替命令を読み出すことになる。本形態では、メインメモリ２０１にバンク切替命令が一つだけ設定されており、このバンク切替命令は第一のメモリバンク２０２の最初のバンクアドレスを指定するので、これに対応してＣＰＵ２０３の読出先は第一のメモリバンク２０２の最初のバンクアドレスに分岐される(ステップＳ６)。
【００４３】
このとき、ＣＰＵ２０３が読み出すバンク切替命令に対応してバンク切替回路２０４のレジスタ回路２０６に“１”のバンクナンバが格納されるので、これで第一のメモリバンク２０２のみ有効となって第二から第ｎのメモリバンク２０２は無効となる。
【００４４】
これでＣＰＵ２０３は第一のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出し(ステップＳ７〜Ｓ１１)、最後のバンクアドレスの仮想空間に到達することになる。このとき、バンク切替回路２０４はＣＰＵ２０３の読出先のバンクアドレスを監視しており、これが仮想空間のバンクアドレスに到達すると、レジスタ回路２０６のバンクナンバをインクリメントするとともにＣＰＵ２０３の読出先を最初のバンクアドレスにリセットする(ステップＳ１２，Ｓ７)。
【００４５】
これでＣＰＵ２０３は第二のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出すことになり、以後は同様に上述の動作が繰り返されるので(ステップＳ７〜Ｓ１２)、ＣＰＵ２０３は第一から第ｎのメモリバンク２０２の格納データを順番に読み出すことになる。
【００４６】
そして、この第ｎのメモリバンク２０２でのＣＰＵ２０３の読出先が最後のバンクアドレスに到達すると、そこに設定されているメイン復帰命令に対応してＣＰＵ２０３は読出先をメインメモリ２０１の上述の第一のバンク切替命令の次段のメインアドレスに復帰させるので、以後はメインメモリ２０１の格納データを最後のメインアドレスまで順番に読み出すことになる。
【００４７】
本形態のデータ処理装置２００では、上述のようにＣＰＵ２０３がメインメモリ２０１の格納データを特定のメインアドレスまで読み出してから、複数のメモリバンク２０２の各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリ２０１でのデータ読出を再開することができる。
【００４８】
ただし、第一から第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替回路２０４が次段のメモリバンク２０２の最初のバンクアドレスの位置に切り替える。
【００４９】
このため、メモリバンク２０２の個数だけバンク切替命令をメインメモリ２０１に設定せずとも、ＣＰＵ２０３の読出先を複数のメモリバンク２０２で順次移行させることができ、メインメモリ２０１のメモリ空間を有効に利用することができる。
【００５０】
さらに、第一から第ｎのメモリバンク２０２の各々の最後のバンクアドレスに、メインメモリ２０１の第一から第ｎのバンク切替命令の次段のメインアドレスを個々に指定する第一から第ｎのメイン復帰命令を個々に設定する必要もないので、データ処理装置２００の設計や製作が容易である。
【００５１】
しかも、ＣＰＵ２０３が読み取って動作するバンク切替命令が、メインメモリ２０１には一つしか設定されないので、メインメモリ２０１に長大な連続データを格納することが容易である。一方、ＣＰＵ２０３が読み取って動作するメイン復帰命令も、第ｎのメモリバンク２０２に一つしか設定されず、複数のメモリバンク２０２での読出先の移行の制御にＣＰＵ２０３は関与しないので、複数のメモリバンク２０２を一個のメモリ媒体として連続データを格納することが可能である。
【００５２】
なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態のデータ処理装置２００では、メインメモリ２０１のバンク切替命令によりＣＰＵ２０３の読出先が第一のメモリバンク２０２の最初のバンクアドレスの位置に分岐し、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の最後のバンクアドレスに到達するごとに次段のメモリバンク２０２の最初のバンクアドレスの位置に分岐することを例示した。
【００５３】
しかし、メインメモリ２０１のバンク切替命令によりＣＰＵ２０３の読出先を第一のメモリバンク２０２の任意のバンクアドレスの位置に分岐することも可能であり、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の任意のバンクアドレスに到達するごとに、次段のメモリバンク２０２の任意のバンクアドレスの位置に分岐することも可能である。
【００５４】
同様に、メイン復帰命令を第ｎのメモリバンク２０２の最後のバンクアドレスの位置に設定しておき、メイン復帰命令を読み出したＣＰＵ２０３が読出先をメインメモリ２０１のバンク切替命令の次段のメインアドレスの位置に復帰することを例示した。
【００５５】
しかし、メイン復帰命令を第ｎのメモリバンク２０２の任意のバンクアドレスの位置に設定しておくことも可能であり、メイン復帰命令を読み出したＣＰＵ２０３が読出先をメインメモリ２０１の任意のメインアドレスの位置に復帰することも可能である。
【００５６】
さらに、上記形態ではメインメモリ２０１にバンク切替命令を一つだけ設定しておき、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の一つのバンクアドレスに到達するごとに次段のメモリバンク２０２に分岐することを例示した。
【００５７】
しかし、図４に示すように、メインメモリ２０１の任意の複数のメインアドレスの位置にバンク切替命令を設定しておき、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の複数のバンクアドレスの一つに到達するごとに次段のメモリバンク２０２に分岐することも可能である。
【００５８】
この場合、メインメモリ２０１の格納データを最初のメインアドレスから順番に読み出すＣＰＵ２０３が、任意の第一のメインアドレスで第一のバンク切替命令を読み出すと、その読出先が第一のメモリバンク２０２の最初のバンクアドレスに分岐される。
【００５９】
つぎに、この第一のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出すＣＰＵ２０３が、任意の第一のバンクアドレスで第一の仮想空間に到達すると、その読出先がバンク切替回路２０４により次段のメモリバンク２０２の最初のバンクアドレスに分岐される。
【００６０】
そして、この分岐を第一から第ｎのメモリバンク２０２で繰り返したＣＰＵ２０３が、第ｎのメモリバンク２０２で上述の第一のバンクアドレスのメイン復帰命令を読み出すと、その読出先がメインメモリ２０１の上述の第一のバンク切替命令の次段のメインアドレスに復帰される。
【００６１】
ただし、このメインアドレスからメインメモリ２０１の格納データを順番に読み出すＣＰＵ２０３が、任意の第二のメインアドレスで第二のバンク切替命令を読み出すと、その読出先が第一のメモリバンク２０２の第一の仮想空間の次段のバンクアドレスに分岐されるので、以後は同様に、ＣＰＵ２０３の読出先がメインメモリ２０１から複数のメモリバンク２０２に順番に移行してメインメモリ２０１に復帰する動作が繰り返される。
【００６２】
なお、上述のようにメインメモリ２０１に複数のバンク切替命令を設定する場合、同図に示すように、メインメモリ２０１の任意のメインアドレスの位置に設定しておくことも可能であるが、メインメモリ２０１の最後の複数のメインアドレスの位置に複数のバンク切替命令を設定しておき、そこに分岐するメイン分岐命令をメインメモリ２０１の任意のメインアドレスの位置に設定しておくことも可能である。
【００６３】
【発明の効果】
本発明のデータ処理装置によるデータ処理方法では、データ処理回路はメインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(ｎ−１)のメモリバンクでのデータ処理回路の読出先が特定のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの特定のバンクアドレスの位置に切り替え、第ｎのメモリバンクの特定のバンクアドレスからメイン復帰命令を読み出したデータ処理回路は読出先をメインメモリの対応するメインアドレスの位置に復帰させることにより、
メモリバンクの個数だけバンク切替命令をメインメモリに設定せずとも、データ処理回路の読出先をメインメモリから複数のメモリバンクに順次移行させることができ、メインメモリのメモリ空間を有効に利用することができる。
【００６４】
上述のようなデータ処理装置の他の形態としては、第ｎのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰されることにより、
メインメモリの全部のメモリ空間を有効に利用することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデータ処理装置を示すブロック図である。
【図２】データ処理回路であるＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図３】データ処理装置のデータ処理方法を示すフローチャートである。
【図４】一変形例でのＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図５】一従来例のデータ処理装置を示すブロック図である。
【図６】ＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【符号の説明】
２００ データ処理装置
２０１ メインメモリ
２０２ メモリバンク
２０３ データ処理回路であるＣＰＵ
２０４ バンク切替回路
【発明の属する技術分野】
本発明は、一個のメインメモリと複数のメモリバンクとを具備しているデータ処理装置、そのデータ処理方法、に関する。
【０００２】
【従来の技術】
現在、メモリ回路に格納されているコンピュータプログラムをデータ処理回路がデータ読出して対応する処理動作を実行するデータ処理装置があり、そのメモリ回路として一個のメインメモリと複数のメモリバンクとを具備した製品もある。
【０００３】
ここで、このようなデータ処理装置の一従来例を図５および図６を参照して以下に説明する。この一従来例のデータ処理装置１００は、図５に示すように、一個のメインメモリ１０１、第一から第ｎのメモリバンク１０２、一個のデータ処理回路であるＣＰＵ(Central Processing Unit)１０３、バンク切替手段に相当する一個のレジスタ回路１０４、を具備している。
【０００４】
メインメモリ１０１は、連続する多数のメモリ空間を具備しており、これら多数のメモリ空間に“０００〜０１０”などの一連のメインアドレスが一対一に設定されている。メモリバンク１０２も、連続する複数のメモリ空間を具備しているが、そのメモリ空間に設定されている“０１１〜１００”などのバンクアドレスは複数のメモリバンク１０２で共通している。
【０００５】
ＣＰＵ１０３は、一個のメインメモリ１０１および複数のメモリバンク１０２とアドレスバス１０５やデータバス(図示せず)で接続されており、メインメモリ１０１のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク１０２のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【０００６】
レジスタ回路１０４は、一個のメインメモリ１０１と複数のメモリバンク１０２と一個のＣＰＵ１０３とに接続されており、このＣＰＵ１０３により複数のメモリバンク１０２の一個を指定するバンクナンバが格納される。
【０００７】
上述のような構成において、このデータ処理装置１００では、ＣＰＵ１０３のための一連のコンピュータプログラムが一個のメインメモリ１０１と複数のメモリバンク１０２とに格納されており、そのコンピュータプログラムをＣＰＵ１０３がデータ読出して対応するデータ処理を実行する。
【０００８】
ただし、図６に示すように、メインメモリ１０１には、ＣＰＵ１０３の読出先を第一から第ｎのメモリバンク１０２に分岐させる第一から第ｎのバンク切替命令が任意のメインアドレスの位置に設定されており、第一から第ｎのメモリバンク１０２には、ＣＰＵ１０３の読出先をメインメモリ１０１の第一から第ｎのバンク切替命令の次段のメインアドレスの位置に各々分岐させる第一から第ｎのメイン復帰命令が最後のバンクアドレスの位置に設定されている。
【０００９】
そこで、ＣＰＵ１０３が一個のメインメモリ１０１と複数のメモリバンク１０２から一連のコンピュータプログラムを読み出す場合、メインメモリ１０１の格納データが最初のメインアドレスから順番に読み出されるので、特定のメインアドレスでバンク切替命令が読み出すことになる。
【００１０】
ここで例示するデータ処理装置１００では、一番最初に読み出される第一のバンク切替命令は第一のメモリバンク１０２の最初のバンクアドレスを指定するので、これに対応してＣＰＵ１０３の読出先は第一のメモリバンク１０２の最初のバンクアドレスに分岐される。
【００１１】
その場合、ＣＰＵ１０３が読み出すバンク切替命令に対応してレジスタ回路１０４に“１”のバンクナンバを格納するので、これで第一のメモリバンク１０２のみ有効となって第二から第ｎのメモリバンク１０２は無効となる。これでＣＰＵ１０３は第一のメモリバンク１０２の格納データを最初のバンクアドレスから順番に読み出し、最後のバンクアドレスのメイン復帰命令を読み出すことになる。
【００１２】
この第一のメモリバンク１０２のメイン復帰命令は、メインメモリ１０１の上述の第一のバンク切替命令の次段のメインアドレスを指定するので、これに対応してＣＰＵ１０３の読出先はメインメモリ１０１の第一のバンク切替命令の次段となる。
【００１３】
以下同様に、ＣＰＵ１０３はメインメモリ１０１でデータ読出を実行し、そこでバンク切替命令を読み出すごとに対応するメモリバンク１０２の格納データを読み出し、このメモリバンク１０２のデータ読出が完了するとメインメモリ１０１のデータ読出に復帰する。
【００１４】
このデータ処理装置１００では、上述のようにＣＰＵ１０３がバンク切替命令に対応してレジスタ回路１０４にバンクナンバを格納することで複数のメモリバンク１０２が一個ずつ有効となるので、複数のメモリバンク１０２で共通するバンクアドレスを使用することができ、少数のバンクアドレスを多数のメモリ空間に適用することができる。
【００１５】
【発明が解決しようとする課題】
上述のデータ処理装置１００では、複数のメモリバンク１０２で共通するバンクアドレスを使用するため、有効とするメモリバンク１０２のバンクナンバをＣＰＵ１０３がバンク切替命令に対応してレジスタ回路１０４に格納する。
【００１６】
しかし、これでは少なくとも第一から第ｎのメモリバンク１０２を個々に指定する第一から第ｎのバンク切替命令をメインメモリ１０１に設定する必要があるので、複数のバンク切替命令のためにメインメモリ１０１のメモリ空間が消費されることになる。
【００１７】
しかも、第一から第ｎのメモリバンク１０２の各々の最後のバンクアドレスには、メインメモリ１０１の第一から第ｎのバンク切替命令の次段のメインアドレスを個々に指定する第一から第ｎのメイン復帰命令を個々に設定する必要があるので、そのデータ設定が煩雑である。
【００１８】
さらに、メインメモリ１０１では、第一から第ｎのバンク切替命令が任意のメインアドレスの位置に設定されており、最長でも第ｍ番目のバンク切替命令の次段のメインアドレスの位置から第(ｍ＋１)番目の前段のメインアドレスの位置までしか連続データを格納することができない。
【００１９】
また、複数のメモリバンク１０２の各々では、最長でも最初のバンクアドレスの位置から最後のバンクアドレスの前段の位置までしか連続データを格納することができないので、上述のデータ処理装置１００は長大な連続データを取り扱うことができない。
【００２０】
本発明は上述のような課題に鑑みてなされたものであり、メインメモリのメモリ空間の消費を必要最小限とすることができ、複数のメモリバンクの各々に固有のメイン復帰命令を設定する必要がなく、長大な連続データを取り扱うことができる、データ処理装置および方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の第一のデータ処理装置は、一個のメインメモリ、第一から第ｎのメモリバンク、一個のデータ処理回路、一個のバンク切替手段、を具備している。メインメモリは、連続する多数のメモリ空間に一連のメインアドレスが設定されており、第一のメモリバンクの最初のバンクアドレスを指定するバンク切替命令が任意のメモリ空間に格納されている。
【００２２】
第一から第ｎのメモリバンクは、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されており、第一から第(ｎ−１)のメモリバンクでは、最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクのみ、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されている。
【００２３】
データ処理回路は、メインメモリとメモリバンクとのメモリ空間の格納データをメインアドレスとバンクアドレスとの順番に読み出すので、メインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの最初のバンクアドレスの位置に切り替える。
【００２４】
この第一から第(ｎ−１)のメモリバンクでのデータ処理回路の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの最初のバンクアドレスの位置に切り替えるので、これで複数のメモリバンクの全部の格納データをデータ処理回路が順番に読み出す。
【００２５】
このデータ処理回路は、第ｎのメモリバンクの最後のバンクアドレスからメイン復帰命令を読み出すと読出先をメインメモリの対応するメインアドレスの位置に復帰させるので、これで複数のメモリバンクの全部の格納データを読み出したデータ処理回路はメインメモリのデータ読出に復帰する。
【００２６】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【００２７】
本発明の第二のデータ処理装置では、メインメモリの任意のメモリ空間に第一のメモリバンクの特定のバンクアドレスを指定するバンク切替命令が格納されており、第一から第(ｎ−１)のメモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクの特定のバンクアドレスのメモリ空間にメインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されている。
【００２８】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【００２９】
本発明の第三のデータ処理装置では、メインメモリの任意の複数のメモリ空間に第一のメモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が個々に格納されており、第一から第(ｎ−１)のメモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎのメモリバンクの複数のバンクアドレスのメモリ空間に特定のメインアドレスを各々指定する複数のメイン復帰命令が個々に格納されている。
【００３０】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出す。このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開し、上述の動作が必要により繰り返される。
本発明の第四のデータ処理装置は、
連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、第一から第 ( ｎ−１ ) の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、前記バンク切替手段は、第一から第 ( ｎ−１ ) の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える。
【００３１】
上述のようなデータ処理装置の他の形態としては、データ処理回路が第ｎのメモリバンクからメイン復帰命令を読み出すと読出先をメインメモリのバンク切替命令の次段のメインアドレスの位置に復帰させることにより、
データ処理回路の読出先がメインメモリのバンク切替命令の位置から第一のメモリバンクに分岐しても、第ｎのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰される。
【００３２】
なお、本発明で云う各種手段は、その機能を実現するように形成されていれば良く、例えば、専用のハードウェア、適正な機能がプログラムにより付与されたコンピュータ、適正なプログラムによりコンピュータの内部に実現された機能、これらの組み合わせ、等を許容する。また、本発明で云う各種手段は、個々に独立した存在である必要もなく、ある手段が他の手段の一部であるようなことも許容する。
【００３３】
【発明の実施の形態】
本発明の実施の一形態を図１ないし図３を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【００３４】
本実施の形態のデータ処理装置２００も、図１に示すように、一従来例として前述したデータ処理装置１００と同様に、一個のメインメモリ２０１、第一から第ｎのメモリバンク２０２、一個のデータ処理回路であるＣＰＵ２０３、を具備しているが、前述したデータ処理装置１００とは相違して、バンク切替手段としてレジスタ回路１０４ではなくバンク切替回路２０４を具備している。
【００３５】
メインメモリ２０１は、“０００〜０１０”などの一連のメインアドレスが多数のメモリ空間に設定されており、複数のメモリバンク２０２は、相互で共通に“０１１〜１００”などのバンクアドレスが各々の複数のメモリ空間に設定されている。
【００３６】
ただし、メインメモリ２０１は、第一のメモリバンク２０２の最初のバンクアドレスを指定する一つのバンク切替命令が任意のメモリ空間に格納されており、第一から第(ｎ−１)のメモリバンク２０２は、各々の最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されている。
【００３７】
第ｎのメモリバンク２０２は、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されており、このメイン復帰命令は、メインメモリ２０１の前述のバンク切替命令の次段のメインアドレスを指定する。
【００３８】
ＣＰＵ２０３は、メインメモリ２０１とバンク切替回路２０４とに接続されており、このバンク切替回路２０４が複数のメモリバンク２０２に接続されている。ＣＰＵ２０３は、メインメモリ２０１のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク２０２のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【００３９】
ただし、ＣＰＵ２０３は、メインメモリ２０１からバンク切替命令を読み出すと、そこに設定されている第一のメモリバンク２０２の最初のバンクアドレスの位置に読出先を切り替える。さらに、第ｎのメモリバンク２０２の最後のバンクアドレスからメイン復帰命令を読み出すと、そこに設定されているメインメモリ２０１のバンク切替命令の次段のメインアドレスの位置に読出先を復帰させる。
【００４０】
バンク切替回路２０４は、デコーダ回路２０５とレジスタ回路２０６とを具備しており、第一から第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読出先が仮想空間のバンクアドレスに到達するごとに、ＣＰＵ２０３の読出先を次段のメモリバンク２０２の最初のバンクアドレスの位置に切り替える。
【００４１】
上述のような構成において、本形態のデータ処理装置２００でも、前述のデータ処理装置１００と同様に、ＣＰＵ２０３が一個のメインメモリ２０１と複数のメモリバンク２０２から一連のコンピュータプログラムをデータ読出して対応するデータ処理を実行する。
【００４２】
その場合、図３に示すように、ＣＰＵ２０３はメインメモリ２０１の格納データを最初のメインアドレスから順番に読み出すので(ステップＳ１〜Ｓ５)、特定のメインアドレスでバンク切替命令を読み出すことになる。本形態では、メインメモリ２０１にバンク切替命令が一つだけ設定されており、このバンク切替命令は第一のメモリバンク２０２の最初のバンクアドレスを指定するので、これに対応してＣＰＵ２０３の読出先は第一のメモリバンク２０２の最初のバンクアドレスに分岐される(ステップＳ６)。
【００４３】
このとき、ＣＰＵ２０３が読み出すバンク切替命令に対応してバンク切替回路２０４のレジスタ回路２０６に“１”のバンクナンバが格納されるので、これで第一のメモリバンク２０２のみ有効となって第二から第ｎのメモリバンク２０２は無効となる。
【００４４】
これでＣＰＵ２０３は第一のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出し(ステップＳ７〜Ｓ１１)、最後のバンクアドレスの仮想空間に到達することになる。このとき、バンク切替回路２０４はＣＰＵ２０３の読出先のバンクアドレスを監視しており、これが仮想空間のバンクアドレスに到達すると、レジスタ回路２０６のバンクナンバをインクリメントするとともにＣＰＵ２０３の読出先を最初のバンクアドレスにリセットする(ステップＳ１２，Ｓ７)。
【００４５】
これでＣＰＵ２０３は第二のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出すことになり、以後は同様に上述の動作が繰り返されるので(ステップＳ７〜Ｓ１２)、ＣＰＵ２０３は第一から第ｎのメモリバンク２０２の格納データを順番に読み出すことになる。
【００４６】
そして、この第ｎのメモリバンク２０２でのＣＰＵ２０３の読出先が最後のバンクアドレスに到達すると、そこに設定されているメイン復帰命令に対応してＣＰＵ２０３は読出先をメインメモリ２０１の上述の第一のバンク切替命令の次段のメインアドレスに復帰させるので、以後はメインメモリ２０１の格納データを最後のメインアドレスまで順番に読み出すことになる。
【００４７】
本形態のデータ処理装置２００では、上述のようにＣＰＵ２０３がメインメモリ２０１の格納データを特定のメインアドレスまで読み出してから、複数のメモリバンク２０２の各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリ２０１でのデータ読出を再開することができる。
【００４８】
ただし、第一から第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替回路２０４が次段のメモリバンク２０２の最初のバンクアドレスの位置に切り替える。
【００４９】
このため、メモリバンク２０２の個数だけバンク切替命令をメインメモリ２０１に設定せずとも、ＣＰＵ２０３の読出先を複数のメモリバンク２０２で順次移行させることができ、メインメモリ２０１のメモリ空間を有効に利用することができる。
【００５０】
さらに、第一から第ｎのメモリバンク２０２の各々の最後のバンクアドレスに、メインメモリ２０１の第一から第ｎのバンク切替命令の次段のメインアドレスを個々に指定する第一から第ｎのメイン復帰命令を個々に設定する必要もないので、データ処理装置２００の設計や製作が容易である。
【００５１】
しかも、ＣＰＵ２０３が読み取って動作するバンク切替命令が、メインメモリ２０１には一つしか設定されないので、メインメモリ２０１に長大な連続データを格納することが容易である。一方、ＣＰＵ２０３が読み取って動作するメイン復帰命令も、第ｎのメモリバンク２０２に一つしか設定されず、複数のメモリバンク２０２での読出先の移行の制御にＣＰＵ２０３は関与しないので、複数のメモリバンク２０２を一個のメモリ媒体として連続データを格納することが可能である。
【００５２】
なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態のデータ処理装置２００では、メインメモリ２０１のバンク切替命令によりＣＰＵ２０３の読出先が第一のメモリバンク２０２の最初のバンクアドレスの位置に分岐し、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の最後のバンクアドレスに到達するごとに次段のメモリバンク２０２の最初のバンクアドレスの位置に分岐することを例示した。
【００５３】
しかし、メインメモリ２０１のバンク切替命令によりＣＰＵ２０３の読出先を第一のメモリバンク２０２の任意のバンクアドレスの位置に分岐することも可能であり、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の任意のバンクアドレスに到達するごとに、次段のメモリバンク２０２の任意のバンクアドレスの位置に分岐することも可能である。
【００５４】
同様に、メイン復帰命令を第ｎのメモリバンク２０２の最後のバンクアドレスの位置に設定しておき、メイン復帰命令を読み出したＣＰＵ２０３が読出先をメインメモリ２０１のバンク切替命令の次段のメインアドレスの位置に復帰することを例示した。
【００５５】
しかし、メイン復帰命令を第ｎのメモリバンク２０２の任意のバンクアドレスの位置に設定しておくことも可能であり、メイン復帰命令を読み出したＣＰＵ２０３が読出先をメインメモリ２０１の任意のメインアドレスの位置に復帰することも可能である。
【００５６】
さらに、上記形態ではメインメモリ２０１にバンク切替命令を一つだけ設定しておき、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の一つのバンクアドレスに到達するごとに次段のメモリバンク２０２に分岐することを例示した。
【００５７】
しかし、図４に示すように、メインメモリ２０１の任意の複数のメインアドレスの位置にバンク切替命令を設定しておき、ＣＰＵ２０３の読出先が第一から第(ｎ−１)のメモリバンク２０２の複数のバンクアドレスの一つに到達するごとに次段のメモリバンク２０２に分岐することも可能である。
【００５８】
この場合、メインメモリ２０１の格納データを最初のメインアドレスから順番に読み出すＣＰＵ２０３が、任意の第一のメインアドレスで第一のバンク切替命令を読み出すと、その読出先が第一のメモリバンク２０２の最初のバンクアドレスに分岐される。
【００５９】
つぎに、この第一のメモリバンク２０２の格納データを最初のバンクアドレスから順番に読み出すＣＰＵ２０３が、任意の第一のバンクアドレスで第一の仮想空間に到達すると、その読出先がバンク切替回路２０４により次段のメモリバンク２０２の最初のバンクアドレスに分岐される。
【００６０】
そして、この分岐を第一から第ｎのメモリバンク２０２で繰り返したＣＰＵ２０３が、第ｎのメモリバンク２０２で上述の第一のバンクアドレスのメイン復帰命令を読み出すと、その読出先がメインメモリ２０１の上述の第一のバンク切替命令の次段のメインアドレスに復帰される。
【００６１】
ただし、このメインアドレスからメインメモリ２０１の格納データを順番に読み出すＣＰＵ２０３が、任意の第二のメインアドレスで第二のバンク切替命令を読み出すと、その読出先が第一のメモリバンク２０２の第一の仮想空間の次段のバンクアドレスに分岐されるので、以後は同様に、ＣＰＵ２０３の読出先がメインメモリ２０１から複数のメモリバンク２０２に順番に移行してメインメモリ２０１に復帰する動作が繰り返される。
【００６２】
なお、上述のようにメインメモリ２０１に複数のバンク切替命令を設定する場合、同図に示すように、メインメモリ２０１の任意のメインアドレスの位置に設定しておくことも可能であるが、メインメモリ２０１の最後の複数のメインアドレスの位置に複数のバンク切替命令を設定しておき、そこに分岐するメイン分岐命令をメインメモリ２０１の任意のメインアドレスの位置に設定しておくことも可能である。
【００６３】
【発明の効果】
本発明のデータ処理装置によるデータ処理方法では、データ処理回路はメインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(ｎ−１)のメモリバンクでのデータ処理回路の読出先が特定のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの特定のバンクアドレスの位置に切り替え、第ｎのメモリバンクの特定のバンクアドレスからメイン復帰命令を読み出したデータ処理回路は読出先をメインメモリの対応するメインアドレスの位置に復帰させることにより、
メモリバンクの個数だけバンク切替命令をメインメモリに設定せずとも、データ処理回路の読出先をメインメモリから複数のメモリバンクに順次移行させることができ、メインメモリのメモリ空間を有効に利用することができる。
【００６４】
上述のようなデータ処理装置の他の形態としては、第ｎのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰されることにより、
メインメモリの全部のメモリ空間を有効に利用することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデータ処理装置を示すブロック図である。
【図２】データ処理回路であるＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図３】データ処理装置のデータ処理方法を示すフローチャートである。
【図４】一変形例でのＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図５】一従来例のデータ処理装置を示すブロック図である。
【図６】ＣＰＵが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【符号の説明】
２００ データ処理装置
２０１ メインメモリ
２０２ メモリバンク
２０３ データ処理回路であるＣＰＵ
２０４ バンク切替回路
Claims (8)
- 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの最初のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(ｎ−１)の前記メモリバンクの最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの最後のバンクアドレスのメモリ空間に特定の前記メインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの最初のバンクアドレスの位置に切り替え、第ｎの前記メモリバンクの最後のバンクアドレスから前記メイン復帰命令を読み出すと読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの最初の前記バンクアドレスの位置に切り替える、
データ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの特定のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(ｎ−１)の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの特定のバンクアドレスのメモリ空間に前記メインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、第ｎの前記メモリバンクから前記メイン復帰命令を読み出すごとに前記読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、データ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が前記メインメモリの任意の複数の前記メモリ空間に個々に格納されており、第一から第(ｎ−１)の前記メモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの複数のバンクアドレスのメモリ空間に特定の前記メインアドレスを各々指定する複数のメイン復帰命令が個々に格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すごとに読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、第ｎの前記メモリバンクから前記メイン復帰命令を読み出すごとに読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、
データ処理装置。 - 第ｎの前記メモリバンクの前記メイン復帰命令で前記バンク切替命令の次段のメインアドレスが指定され、
前記データ処理回路が第ｎの前記メモリバンクから前記メイン復帰命令を読み出すと読出先を前記メインメモリの前記バンク切替命令の次段のメインアドレスの位置に復帰させる、請求項１ないし３の何れか一項に記載のデータ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの最初のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(ｎ−１)の前記メモリバンクの最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの最後のバンクアドレスのメモリ空間に特定の前記メインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの最初のバンクアドレスの位置に切り替え、この第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの最初の前記バンクアドレスの位置に切り替え、前記データ処理回路が第ｎの前記メモリバンクの最後のバンクアドレスから前記メイン復帰命令を読み出すと読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの特定のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(ｎ−１)の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの特定のバンクアドレスのメモリ空間に前記メインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替え、前記データ処理回路が第ｎの前記メモリバンクから前記メイン復帰命令を読み出すごとに前記読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が前記メインメモリの任意の複数の前記メモリ空間に個々に格納されており、第一から第(ｎ−１)の前記メモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第ｎの前記メモリバンクの複数のバンクアドレスのメモリ空間に特定の前記メインアドレスを各々指定する複数のメイン復帰命令が個々に格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すごとに読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(ｎ−１)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替え、前記データ処理回路が第ｎの前記メモリバンクから前記メイン復帰命令を読み出すごとに読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第ｎのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一から第 ( ｎ−１ ) の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、
前記バンク切替手段は、第一から第 ( ｎ−１ ) の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、データ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119852A JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
| US10/114,978 US6772271B2 (en) | 2001-04-18 | 2002-04-04 | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory |
| EP02008584A EP1251431A3 (en) | 2001-04-18 | 2002-04-16 | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory banks |
| CN02105697.8A CN1190738C (zh) | 2001-04-18 | 2002-04-18 | 数据处理装置及其数据读取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119852A JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002312236A JP2002312236A (ja) | 2002-10-25 |
| JP3699003B2 true JP3699003B2 (ja) | 2005-09-28 |
Family
ID=18969999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119852A Expired - Fee Related JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6772271B2 (ja) |
| EP (1) | EP1251431A3 (ja) |
| JP (1) | JP3699003B2 (ja) |
| CN (1) | CN1190738C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706830B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 구간 제어장치 및 방법 |
| CN101661438B (zh) * | 2008-08-29 | 2013-08-28 | 鸿富锦精密工业（深圳）有限公司 | 电子装置及中央处理器寻址空间扩展方法 |
| JP5863855B2 (ja) * | 2014-02-26 | 2016-02-17 | ファナック株式会社 | 分岐命令を高速に処理するためのインストラクションキャッシュを有するプログラマブルコントローラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157646A (ja) * | 1984-01-27 | 1985-08-17 | Mitsubishi Electric Corp | メモリバンク切換装置 |
| US5146581A (en) | 1988-02-24 | 1992-09-08 | Sanyo Electric Co., Ltd. | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks |
| US5557766A (en) * | 1991-10-21 | 1996-09-17 | Kabushiki Kaisha Toshiba | High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank |
-
2001
- 2001-04-18 JP JP2001119852A patent/JP3699003B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-04 US US10/114,978 patent/US6772271B2/en not_active Expired - Fee Related
- 2002-04-16 EP EP02008584A patent/EP1251431A3/en not_active Withdrawn
- 2002-04-18 CN CN02105697.8A patent/CN1190738C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020156964A1 (en) | 2002-10-24 |
| CN1381786A (zh) | 2002-11-27 |
| EP1251431A3 (en) | 2004-04-14 |
| CN1190738C (zh) | 2005-02-23 |
| EP1251431A2 (en) | 2002-10-23 |
| US6772271B2 (en) | 2004-08-03 |
| JP2002312236A (ja) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JP3085693B2 (ja) | 図形処理システム | |
| JP3699003B2 (ja) | データ処理装置および方法 | |
| JPH05197619A (ja) | マルチｃｐｕ用メモリ制御回路 | |
| JP2001117909A (ja) | マトリクス形式データの転置回路 | |
| JP2527814B2 (ja) | 命令処理システム | |
| JPS592058B2 (ja) | 記憶装置 | |
| JPS6378265A (ja) | 処理制御方式 | |
| JPH03273592A (ja) | キャッシュメモリ装置 | |
| JPH07160575A (ja) | メモリシステム | |
| JPH0756807A (ja) | メモリバンク自動切替システム | |
| JPH06332790A (ja) | メモリ空間制御方法及びメモリ装置 | |
| JPS6336021B2 (ja) | ||
| JPH01263819A (ja) | 集積回路 | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JPH0830466A (ja) | マルチタスク切り換え制御方法 | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPS6380332A (ja) | マイクロプロセツサ | |
| JPH0561814A (ja) | 並び替え機能付きデータ転送装置 | |
| JPH0477930A (ja) | マイクロコンピュータ | |
| JPH04138582A (ja) | 単一命令型並列計算機 | |
| JPH0355646A (ja) | データ保存回路 | |
| JPH05127979A (ja) | メモリアドレス空間拡張装置 | |
| JPS63298546A (ja) | メモリ・マッパ装置 | |
| JPH06161781A (ja) | 情報処理方法および情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041122 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041122 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050706 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |