JP3699003B2 - データ処理装置および方法 - Google Patents
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- 238000000034 method Methods 0.000 title description 2
- 238000003672 processing method Methods 0.000 claims description 7
- 238000004590 computer program Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、一個のメインメモリと複数のメモリバンクとを具備しているデータ処理装置、そのデータ処理方法、に関する。
【0002】
【従来の技術】
現在、メモリ回路に格納されているコンピュータプログラムをデータ処理回路がデータ読出して対応する処理動作を実行するデータ処理装置があり、そのメモリ回路として一個のメインメモリと複数のメモリバンクとを具備した製品もある。
【0003】
ここで、このようなデータ処理装置の一従来例を図5および図6を参照して以下に説明する。この一従来例のデータ処理装置100は、図5に示すように、一個のメインメモリ101、第一から第nのメモリバンク102、一個のデータ処理回路であるCPU(Central Processing Unit)103、バンク切替手段に相当する一個のレジスタ回路104、を具備している。
【0004】
メインメモリ101は、連続する多数のメモリ空間を具備しており、これら多数のメモリ空間に“000〜010”などの一連のメインアドレスが一対一に設定されている。メモリバンク102も、連続する複数のメモリ空間を具備しているが、そのメモリ空間に設定されている“011〜100”などのバンクアドレスは複数のメモリバンク102で共通している。
【0005】
CPU103は、一個のメインメモリ101および複数のメモリバンク102とアドレスバス105やデータバス(図示せず)で接続されており、メインメモリ101のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク102のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【0006】
レジスタ回路104は、一個のメインメモリ101と複数のメモリバンク102と一個のCPU103とに接続されており、このCPU103により複数のメモリバンク102の一個を指定するバンクナンバが格納される。
【0007】
上述のような構成において、このデータ処理装置100では、CPU103のための一連のコンピュータプログラムが一個のメインメモリ101と複数のメモリバンク102とに格納されており、そのコンピュータプログラムをCPU103がデータ読出して対応するデータ処理を実行する。
【0008】
ただし、図6に示すように、メインメモリ101には、CPU103の読出先を第一から第nのメモリバンク102に分岐させる第一から第nのバンク切替命令が任意のメインアドレスの位置に設定されており、第一から第nのメモリバンク102には、CPU103の読出先をメインメモリ101の第一から第nのバンク切替命令の次段のメインアドレスの位置に各々分岐させる第一から第nのメイン復帰命令が最後のバンクアドレスの位置に設定されている。
【0009】
そこで、CPU103が一個のメインメモリ101と複数のメモリバンク102から一連のコンピュータプログラムを読み出す場合、メインメモリ101の格納データが最初のメインアドレスから順番に読み出されるので、特定のメインアドレスでバンク切替命令が読み出すことになる。
【0010】
ここで例示するデータ処理装置100では、一番最初に読み出される第一のバンク切替命令は第一のメモリバンク102の最初のバンクアドレスを指定するので、これに対応してCPU103の読出先は第一のメモリバンク102の最初のバンクアドレスに分岐される。
【0011】
その場合、CPU103が読み出すバンク切替命令に対応してレジスタ回路104に“1”のバンクナンバを格納するので、これで第一のメモリバンク102のみ有効となって第二から第nのメモリバンク102は無効となる。これでCPU103は第一のメモリバンク102の格納データを最初のバンクアドレスから順番に読み出し、最後のバンクアドレスのメイン復帰命令を読み出すことになる。
【0012】
この第一のメモリバンク102のメイン復帰命令は、メインメモリ101の上述の第一のバンク切替命令の次段のメインアドレスを指定するので、これに対応してCPU103の読出先はメインメモリ101の第一のバンク切替命令の次段となる。
【0013】
以下同様に、CPU103はメインメモリ101でデータ読出を実行し、そこでバンク切替命令を読み出すごとに対応するメモリバンク102の格納データを読み出し、このメモリバンク102のデータ読出が完了するとメインメモリ101のデータ読出に復帰する。
【0014】
このデータ処理装置100では、上述のようにCPU103がバンク切替命令に対応してレジスタ回路104にバンクナンバを格納することで複数のメモリバンク102が一個ずつ有効となるので、複数のメモリバンク102で共通するバンクアドレスを使用することができ、少数のバンクアドレスを多数のメモリ空間に適用することができる。
【0015】
【発明が解決しようとする課題】
上述のデータ処理装置100では、複数のメモリバンク102で共通するバンクアドレスを使用するため、有効とするメモリバンク102のバンクナンバをCPU103がバンク切替命令に対応してレジスタ回路104に格納する。
【0016】
しかし、これでは少なくとも第一から第nのメモリバンク102を個々に指定する第一から第nのバンク切替命令をメインメモリ101に設定する必要があるので、複数のバンク切替命令のためにメインメモリ101のメモリ空間が消費されることになる。
【0017】
しかも、第一から第nのメモリバンク102の各々の最後のバンクアドレスには、メインメモリ101の第一から第nのバンク切替命令の次段のメインアドレスを個々に指定する第一から第nのメイン復帰命令を個々に設定する必要があるので、そのデータ設定が煩雑である。
【0018】
さらに、メインメモリ101では、第一から第nのバンク切替命令が任意のメインアドレスの位置に設定されており、最長でも第m番目のバンク切替命令の次段のメインアドレスの位置から第(m+1)番目の前段のメインアドレスの位置までしか連続データを格納することができない。
【0019】
また、複数のメモリバンク102の各々では、最長でも最初のバンクアドレスの位置から最後のバンクアドレスの前段の位置までしか連続データを格納することができないので、上述のデータ処理装置100は長大な連続データを取り扱うことができない。
【0020】
本発明は上述のような課題に鑑みてなされたものであり、メインメモリのメモリ空間の消費を必要最小限とすることができ、複数のメモリバンクの各々に固有のメイン復帰命令を設定する必要がなく、長大な連続データを取り扱うことができる、データ処理装置および方法を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明の第一のデータ処理装置は、一個のメインメモリ、第一から第nのメモリバンク、一個のデータ処理回路、一個のバンク切替手段、を具備している。メインメモリは、連続する多数のメモリ空間に一連のメインアドレスが設定されており、第一のメモリバンクの最初のバンクアドレスを指定するバンク切替命令が任意のメモリ空間に格納されている。
【0022】
第一から第nのメモリバンクは、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されており、第一から第(n−1)のメモリバンクでは、最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nのメモリバンクのみ、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されている。
【0023】
データ処理回路は、メインメモリとメモリバンクとのメモリ空間の格納データをメインアドレスとバンクアドレスとの順番に読み出すので、メインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの最初のバンクアドレスの位置に切り替える。
【0024】
この第一から第(n−1)のメモリバンクでのデータ処理回路の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの最初のバンクアドレスの位置に切り替えるので、これで複数のメモリバンクの全部の格納データをデータ処理回路が順番に読み出す。
【0025】
このデータ処理回路は、第nのメモリバンクの最後のバンクアドレスからメイン復帰命令を読み出すと読出先をメインメモリの対応するメインアドレスの位置に復帰させるので、これで複数のメモリバンクの全部の格納データを読み出したデータ処理回路はメインメモリのデータ読出に復帰する。
【0026】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【0027】
本発明の第二のデータ処理装置では、メインメモリの任意のメモリ空間に第一のメモリバンクの特定のバンクアドレスを指定するバンク切替命令が格納されており、第一から第(n−1)のメモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nのメモリバンクの特定のバンクアドレスのメモリ空間にメインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されている。
【0028】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出し、このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開する。
【0029】
本発明の第三のデータ処理装置では、メインメモリの任意の複数のメモリ空間に第一のメモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が個々に格納されており、第一から第(n−1)のメモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nのメモリバンクの複数のバンクアドレスのメモリ空間に特定のメインアドレスを各々指定する複数のメイン復帰命令が個々に格納されている。
【0030】
このため、データ処理回路はメインメモリの格納データを特定のメインアドレスまで読み出してから、複数のメモリバンクの各々で特定のバンクアドレスから特定のバンクアドレスまで格納データを読み出す。このデータ読出を完了するとメインメモリの特定のメインアドレスからデータ読出を再開し、上述の動作が必要により繰り返される。
本発明の第四のデータ処理装置は、
連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、第一から第 ( n−1 ) の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、前記バンク切替手段は、第一から第 ( n−1 ) の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える。
【0031】
上述のようなデータ処理装置の他の形態としては、データ処理回路が第nのメモリバンクからメイン復帰命令を読み出すと読出先をメインメモリのバンク切替命令の次段のメインアドレスの位置に復帰させることにより、
データ処理回路の読出先がメインメモリのバンク切替命令の位置から第一のメモリバンクに分岐しても、第nのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰される。
【0032】
なお、本発明で云う各種手段は、その機能を実現するように形成されていれば良く、例えば、専用のハードウェア、適正な機能がプログラムにより付与されたコンピュータ、適正なプログラムによりコンピュータの内部に実現された機能、これらの組み合わせ、等を許容する。また、本発明で云う各種手段は、個々に独立した存在である必要もなく、ある手段が他の手段の一部であるようなことも許容する。
【0033】
【発明の実施の形態】
本発明の実施の一形態を図1ないし図3を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【0034】
本実施の形態のデータ処理装置200も、図1に示すように、一従来例として前述したデータ処理装置100と同様に、一個のメインメモリ201、第一から第nのメモリバンク202、一個のデータ処理回路であるCPU203、を具備しているが、前述したデータ処理装置100とは相違して、バンク切替手段としてレジスタ回路104ではなくバンク切替回路204を具備している。
【0035】
メインメモリ201は、“000〜010”などの一連のメインアドレスが多数のメモリ空間に設定されており、複数のメモリバンク202は、相互で共通に“011〜100”などのバンクアドレスが各々の複数のメモリ空間に設定されている。
【0036】
ただし、メインメモリ201は、第一のメモリバンク202の最初のバンクアドレスを指定する一つのバンク切替命令が任意のメモリ空間に格納されており、第一から第(n−1)のメモリバンク202は、各々の最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されている。
【0037】
第nのメモリバンク202は、最後のバンクアドレスのメモリ空間に特定のメインアドレスを指定するメイン復帰命令が格納されており、このメイン復帰命令は、メインメモリ201の前述のバンク切替命令の次段のメインアドレスを指定する。
【0038】
CPU203は、メインメモリ201とバンク切替回路204とに接続されており、このバンク切替回路204が複数のメモリバンク202に接続されている。CPU203は、メインメモリ201のメモリ空間の格納データをメインアドレスの順番に読み出すとともに、メモリバンク202のメモリ空間の格納データをバンクアドレスの順番に読み出す。
【0039】
ただし、CPU203は、メインメモリ201からバンク切替命令を読み出すと、そこに設定されている第一のメモリバンク202の最初のバンクアドレスの位置に読出先を切り替える。さらに、第nのメモリバンク202の最後のバンクアドレスからメイン復帰命令を読み出すと、そこに設定されているメインメモリ201のバンク切替命令の次段のメインアドレスの位置に読出先を復帰させる。
【0040】
バンク切替回路204は、デコーダ回路205とレジスタ回路206とを具備しており、第一から第(n−1)のメモリバンク202でのCPU203の読出先が仮想空間のバンクアドレスに到達するごとに、CPU203の読出先を次段のメモリバンク202の最初のバンクアドレスの位置に切り替える。
【0041】
上述のような構成において、本形態のデータ処理装置200でも、前述のデータ処理装置100と同様に、CPU203が一個のメインメモリ201と複数のメモリバンク202から一連のコンピュータプログラムをデータ読出して対応するデータ処理を実行する。
【0042】
その場合、図3に示すように、CPU203はメインメモリ201の格納データを最初のメインアドレスから順番に読み出すので(ステップS1〜S5)、特定のメインアドレスでバンク切替命令を読み出すことになる。本形態では、メインメモリ201にバンク切替命令が一つだけ設定されており、このバンク切替命令は第一のメモリバンク202の最初のバンクアドレスを指定するので、これに対応してCPU203の読出先は第一のメモリバンク202の最初のバンクアドレスに分岐される(ステップS6)。
【0043】
このとき、CPU203が読み出すバンク切替命令に対応してバンク切替回路204のレジスタ回路206に“1”のバンクナンバが格納されるので、これで第一のメモリバンク202のみ有効となって第二から第nのメモリバンク202は無効となる。
【0044】
これでCPU203は第一のメモリバンク202の格納データを最初のバンクアドレスから順番に読み出し(ステップS7〜S11)、最後のバンクアドレスの仮想空間に到達することになる。このとき、バンク切替回路204はCPU203の読出先のバンクアドレスを監視しており、これが仮想空間のバンクアドレスに到達すると、レジスタ回路206のバンクナンバをインクリメントするとともにCPU203の読出先を最初のバンクアドレスにリセットする(ステップS12,S7)。
【0045】
これでCPU203は第二のメモリバンク202の格納データを最初のバンクアドレスから順番に読み出すことになり、以後は同様に上述の動作が繰り返されるので(ステップS7〜S12)、CPU203は第一から第nのメモリバンク202の格納データを順番に読み出すことになる。
【0046】
そして、この第nのメモリバンク202でのCPU203の読出先が最後のバンクアドレスに到達すると、そこに設定されているメイン復帰命令に対応してCPU203は読出先をメインメモリ201の上述の第一のバンク切替命令の次段のメインアドレスに復帰させるので、以後はメインメモリ201の格納データを最後のメインアドレスまで順番に読み出すことになる。
【0047】
本形態のデータ処理装置200では、上述のようにCPU203がメインメモリ201の格納データを特定のメインアドレスまで読み出してから、複数のメモリバンク202の各々で格納データを最初から最後まで読み出し、このデータ読出を完了するとメインメモリ201でのデータ読出を再開することができる。
【0048】
ただし、第一から第(n−1)のメモリバンク202でのCPU203の読出先が仮想空間のバンクアドレスに到達するごとに、その読出先をバンク切替回路204が次段のメモリバンク202の最初のバンクアドレスの位置に切り替える。
【0049】
このため、メモリバンク202の個数だけバンク切替命令をメインメモリ201に設定せずとも、CPU203の読出先を複数のメモリバンク202で順次移行させることができ、メインメモリ201のメモリ空間を有効に利用することができる。
【0050】
さらに、第一から第nのメモリバンク202の各々の最後のバンクアドレスに、メインメモリ201の第一から第nのバンク切替命令の次段のメインアドレスを個々に指定する第一から第nのメイン復帰命令を個々に設定する必要もないので、データ処理装置200の設計や製作が容易である。
【0051】
しかも、CPU203が読み取って動作するバンク切替命令が、メインメモリ201には一つしか設定されないので、メインメモリ201に長大な連続データを格納することが容易である。一方、CPU203が読み取って動作するメイン復帰命令も、第nのメモリバンク202に一つしか設定されず、複数のメモリバンク202での読出先の移行の制御にCPU203は関与しないので、複数のメモリバンク202を一個のメモリ媒体として連続データを格納することが可能である。
【0052】
なお、本発明は上記形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態のデータ処理装置200では、メインメモリ201のバンク切替命令によりCPU203の読出先が第一のメモリバンク202の最初のバンクアドレスの位置に分岐し、CPU203の読出先が第一から第(n−1)のメモリバンク202の最後のバンクアドレスに到達するごとに次段のメモリバンク202の最初のバンクアドレスの位置に分岐することを例示した。
【0053】
しかし、メインメモリ201のバンク切替命令によりCPU203の読出先を第一のメモリバンク202の任意のバンクアドレスの位置に分岐することも可能であり、CPU203の読出先が第一から第(n−1)のメモリバンク202の任意のバンクアドレスに到達するごとに、次段のメモリバンク202の任意のバンクアドレスの位置に分岐することも可能である。
【0054】
同様に、メイン復帰命令を第nのメモリバンク202の最後のバンクアドレスの位置に設定しておき、メイン復帰命令を読み出したCPU203が読出先をメインメモリ201のバンク切替命令の次段のメインアドレスの位置に復帰することを例示した。
【0055】
しかし、メイン復帰命令を第nのメモリバンク202の任意のバンクアドレスの位置に設定しておくことも可能であり、メイン復帰命令を読み出したCPU203が読出先をメインメモリ201の任意のメインアドレスの位置に復帰することも可能である。
【0056】
さらに、上記形態ではメインメモリ201にバンク切替命令を一つだけ設定しておき、CPU203の読出先が第一から第(n−1)のメモリバンク202の一つのバンクアドレスに到達するごとに次段のメモリバンク202に分岐することを例示した。
【0057】
しかし、図4に示すように、メインメモリ201の任意の複数のメインアドレスの位置にバンク切替命令を設定しておき、CPU203の読出先が第一から第(n−1)のメモリバンク202の複数のバンクアドレスの一つに到達するごとに次段のメモリバンク202に分岐することも可能である。
【0058】
この場合、メインメモリ201の格納データを最初のメインアドレスから順番に読み出すCPU203が、任意の第一のメインアドレスで第一のバンク切替命令を読み出すと、その読出先が第一のメモリバンク202の最初のバンクアドレスに分岐される。
【0059】
つぎに、この第一のメモリバンク202の格納データを最初のバンクアドレスから順番に読み出すCPU203が、任意の第一のバンクアドレスで第一の仮想空間に到達すると、その読出先がバンク切替回路204により次段のメモリバンク202の最初のバンクアドレスに分岐される。
【0060】
そして、この分岐を第一から第nのメモリバンク202で繰り返したCPU203が、第nのメモリバンク202で上述の第一のバンクアドレスのメイン復帰命令を読み出すと、その読出先がメインメモリ201の上述の第一のバンク切替命令の次段のメインアドレスに復帰される。
【0061】
ただし、このメインアドレスからメインメモリ201の格納データを順番に読み出すCPU203が、任意の第二のメインアドレスで第二のバンク切替命令を読み出すと、その読出先が第一のメモリバンク202の第一の仮想空間の次段のバンクアドレスに分岐されるので、以後は同様に、CPU203の読出先がメインメモリ201から複数のメモリバンク202に順番に移行してメインメモリ201に復帰する動作が繰り返される。
【0062】
なお、上述のようにメインメモリ201に複数のバンク切替命令を設定する場合、同図に示すように、メインメモリ201の任意のメインアドレスの位置に設定しておくことも可能であるが、メインメモリ201の最後の複数のメインアドレスの位置に複数のバンク切替命令を設定しておき、そこに分岐するメイン分岐命令をメインメモリ201の任意のメインアドレスの位置に設定しておくことも可能である。
【0063】
【発明の効果】
本発明のデータ処理装置によるデータ処理方法では、データ処理回路はメインメモリからバンク切替命令を読み出すと読出先を第一のメモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(n−1)のメモリバンクでのデータ処理回路の読出先が特定のバンクアドレスに到達するごとに、その読出先をバンク切替手段が次段のメモリバンクの特定のバンクアドレスの位置に切り替え、第nのメモリバンクの特定のバンクアドレスからメイン復帰命令を読み出したデータ処理回路は読出先をメインメモリの対応するメインアドレスの位置に復帰させることにより、
メモリバンクの個数だけバンク切替命令をメインメモリに設定せずとも、データ処理回路の読出先をメインメモリから複数のメモリバンクに順次移行させることができ、メインメモリのメモリ空間を有効に利用することができる。
【0064】
上述のようなデータ処理装置の他の形態としては、第nのメモリバンクからメインメモリのバンク切替命令の次段の位置に復帰されることにより、
メインメモリの全部のメモリ空間を有効に利用することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のデータ処理装置を示すブロック図である。
【図2】データ処理回路であるCPUが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図3】データ処理装置のデータ処理方法を示すフローチャートである。
【図4】一変形例でのCPUが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【図5】一従来例のデータ処理装置を示すブロック図である。
【図6】CPUが一個のメインメモリと複数のメモリバンクから格納データを読み出す状態を示す模式図である。
【符号の説明】
200 データ処理装置
201 メインメモリ
202 メモリバンク
203 データ処理回路であるCPU
204 バンク切替回路
Claims (8)
- 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの最初のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(n−1)の前記メモリバンクの最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの最後のバンクアドレスのメモリ空間に特定の前記メインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの最初のバンクアドレスの位置に切り替え、第nの前記メモリバンクの最後のバンクアドレスから前記メイン復帰命令を読み出すと読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの最初の前記バンクアドレスの位置に切り替える、
データ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの特定のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(n−1)の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの特定のバンクアドレスのメモリ空間に前記メインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、第nの前記メモリバンクから前記メイン復帰命令を読み出すごとに前記読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、データ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一の前記メモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が前記メインメモリの任意の複数の前記メモリ空間に個々に格納されており、第一から第(n−1)の前記メモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの複数のバンクアドレスのメモリ空間に特定の前記メインアドレスを各々指定する複数のメイン復帰命令が個々に格納されており、
前記データ処理回路は、前記メインメモリから前記バンク切替命令を読み出すごとに読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、第nの前記メモリバンクから前記メイン復帰命令を読み出すごとに読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させ、
前記バンク切替手段は、第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、
データ処理装置。 - 第nの前記メモリバンクの前記メイン復帰命令で前記バンク切替命令の次段のメインアドレスが指定され、
前記データ処理回路が第nの前記メモリバンクから前記メイン復帰命令を読み出すと読出先を前記メインメモリの前記バンク切替命令の次段のメインアドレスの位置に復帰させる、請求項1ないし3の何れか一項に記載のデータ処理装置。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの最初のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(n−1)の前記メモリバンクの最後のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの最後のバンクアドレスのメモリ空間に特定の前記メインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの最初のバンクアドレスの位置に切り替え、この第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの最初の前記バンクアドレスの位置に切り替え、前記データ処理回路が第nの前記メモリバンクの最後のバンクアドレスから前記メイン復帰命令を読み出すと読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの特定のバンクアドレスを指定するバンク切替命令が前記メインメモリの任意の前記メモリ空間に格納されており、第一から第(n−1)の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの特定のバンクアドレスのメモリ空間に前記メインメモリの特定のメインアドレスを指定するメイン復帰命令が格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すと読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替え、前記データ処理回路が第nの前記メモリバンクから前記メイン復帰命令を読み出すごとに前記読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しているデータ処理装置のデータ処理方法であって、
第一の前記メモリバンクの複数のバンクアドレスを個々に指定する複数のバンク切替命令が前記メインメモリの任意の複数の前記メモリ空間に個々に格納されており、第一から第(n−1)の前記メモリバンクの複数のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、第nの前記メモリバンクの複数のバンクアドレスのメモリ空間に特定の前記メインアドレスを各々指定する複数のメイン復帰命令が個々に格納されており、
前記データ処理回路が前記メインメモリから前記バンク切替命令を読み出すごとに読出先を第一の前記メモリバンクの対応するバンクアドレスの位置に切り替え、この第一から第(n−1)の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記バンク切替手段が前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替え、前記データ処理回路が第nの前記メモリバンクから前記メイン復帰命令を読み出すごとに読出先を前記メインメモリの対応する前記メインアドレスの位置に復帰させる、データ処理方法。 - 連続する多数のメモリ空間に一連のメインアドレスが設定されている一個のメインメモリと、連続する複数のメモリ空間に一連のバンクアドレスが相互で共通に設定されている第一から第nのメモリバンクと、前記メインメモリと前記メモリバンクとのメモリ空間の格納データを前記メインアドレスと前記バンクアドレスとの順番に読み出す一個のデータ処理回路と、このデータ処理回路の読出先を制御するバンク切替手段と、を具備しており、
第一から第 ( n−1 ) の前記メモリバンクの特定のバンクアドレスのメモリ空間に格納データが存在しない仮想空間が設定されており、
前記バンク切替手段は、第一から第 ( n−1 ) の前記メモリバンクでの前記データ処理回路の読出先が前記仮想空間のバンクアドレスに到達するごとに前記読出先を次段の前記メモリバンクの所定の前記バンクアドレスの位置に切り替える、データ処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001119852A JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
US10/114,978 US6772271B2 (en) | 2001-04-18 | 2002-04-04 | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory |
EP02008584A EP1251431A3 (en) | 2001-04-18 | 2002-04-16 | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory banks |
CN02105697.8A CN1190738C (zh) | 2001-04-18 | 2002-04-18 | 数据处理装置及其数据读取方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001119852A JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002312236A JP2002312236A (ja) | 2002-10-25 |
JP3699003B2 true JP3699003B2 (ja) | 2005-09-28 |
Family
ID=18969999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001119852A Expired - Fee Related JP3699003B2 (ja) | 2001-04-18 | 2001-04-18 | データ処理装置および方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6772271B2 (ja) |
EP (1) | EP1251431A3 (ja) |
JP (1) | JP3699003B2 (ja) |
CN (1) | CN1190738C (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100706830B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 구간 제어장치 및 방법 |
CN101661438B (zh) * | 2008-08-29 | 2013-08-28 | 鸿富锦精密工业(深圳)有限公司 | 电子装置及中央处理器寻址空间扩展方法 |
JP5863855B2 (ja) * | 2014-02-26 | 2016-02-17 | ファナック株式会社 | 分岐命令を高速に処理するためのインストラクションキャッシュを有するプログラマブルコントローラ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60157646A (ja) * | 1984-01-27 | 1985-08-17 | Mitsubishi Electric Corp | メモリバンク切換装置 |
US5146581A (en) | 1988-02-24 | 1992-09-08 | Sanyo Electric Co., Ltd. | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks |
US5557766A (en) * | 1991-10-21 | 1996-09-17 | Kabushiki Kaisha Toshiba | High-speed processor for handling multiple interrupts utilizing an exclusive-use bus and current and previous bank pointers to specify a return bank |
-
2001
- 2001-04-18 JP JP2001119852A patent/JP3699003B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-04 US US10/114,978 patent/US6772271B2/en not_active Expired - Fee Related
- 2002-04-16 EP EP02008584A patent/EP1251431A3/en not_active Withdrawn
- 2002-04-18 CN CN02105697.8A patent/CN1190738C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020156964A1 (en) | 2002-10-24 |
CN1381786A (zh) | 2002-11-27 |
EP1251431A3 (en) | 2004-04-14 |
CN1190738C (zh) | 2005-02-23 |
EP1251431A2 (en) | 2002-10-23 |
US6772271B2 (en) | 2004-08-03 |
JP2002312236A (ja) | 2002-10-25 |
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A977 | Report on retrieval |
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