JP2002312236A - データ処理装置および方法 - Google Patents
データ処理装置および方法Info
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- 230000004044 response Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 一個のメインメモリと複数のメモリバンクを
具備するデータ処理装置で、メインメモリのメモリ空間
を有効に利用する。 【解決手段】 データ処理回路２０３がメインメモリ２
０１のバンク切替命令に対応して読出先を第一のメモリ
バンク２０２の最初の位置に分岐する。データ処理回路
２０３の第一から第(ｎ−１)のメモリバンク２０２での
読出先が特定のバンクアドレスに到達するごとに、読出
先をバンク切替手段２０４が次段のメモリバンク２０２
の最初の位置に切り替える。データ処理回路２０３は第
ｎのメモリバンク２０２のメイン復帰命令に対応して読
出先をメインメモリ２０１に復帰させる。従って、メモ
リバンク２０２の個数だけバンク切替命令をメインメモ
リ２０１に設定せずとも、データ処理回路２０３の読出
先をメインメモリ２０１から複数のメモリバンク２０２
に順次移行させることができる。
具備するデータ処理装置で、メインメモリのメモリ空間
を有効に利用する。 【解決手段】 データ処理回路２０３がメインメモリ２
０１のバンク切替命令に対応して読出先を第一のメモリ
バンク２０２の最初の位置に分岐する。データ処理回路
２０３の第一から第(ｎ−１)のメモリバンク２０２での
読出先が特定のバンクアドレスに到達するごとに、読出
先をバンク切替手段２０４が次段のメモリバンク２０２
の最初の位置に切り替える。データ処理回路２０３は第
ｎのメモリバンク２０２のメイン復帰命令に対応して読
出先をメインメモリ２０１に復帰させる。従って、メモ
リバンク２０２の個数だけバンク切替命令をメインメモ
リ２０１に設定せずとも、データ処理回路２０３の読出
先をメインメモリ２０１から複数のメモリバンク２０２
に順次移行させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一個のメインメモ
リと複数のメモリバンクとを具備しているデータ処理装
置、そのデータ処理方法、に関する。
リと複数のメモリバンクとを具備しているデータ処理装
置、そのデータ処理方法、に関する。
【０００２】
【従来の技術】現在、メモリ回路に格納されているコン
ピュータプログラムをデータ処理回路がデータ読出して
対応する処理動作を実行するデータ処理装置があり、そ
のメモリ回路として一個のメインメモリと複数のメモリ
バンクとを具備した製品もある。
ピュータプログラムをデータ処理回路がデータ読出して
対応する処理動作を実行するデータ処理装置があり、そ
のメモリ回路として一個のメインメモリと複数のメモリ
バンクとを具備した製品もある。
【０００３】ここで、このようなデータ処理装置の一従
来例を図５および図６を参照して以下に説明する。この
一従来例のデータ処理装置１００は、図５に示すよう
に、一個のメインメモリ１０１、第一から第ｎのメモリ
バンク１０２、一個のデータ処理回路であるＣＰＵ(Cen
tral Processing Unit)１０３、バンク切替手段に相当
する一個のレジスタ回路１０４、を具備している。
来例を図５および図６を参照して以下に説明する。この
一従来例のデータ処理装置１００は、図５に示すよう
に、一個のメインメモリ１０１、第一から第ｎのメモリ
バンク１０２、一個のデータ処理回路であるＣＰＵ(Cen
tral Processing Unit)１０３、バンク切替手段に相当
する一個のレジスタ回路１０４、を具備している。
【０００４】メインメモリ１０１は、連続する多数のメ
モリ空間を具備しており、これら多数のメモリ空間に
“０００〜０１０”などの一連のメインアドレスが一対
一に設定されている。メモリバンク１０２も、連続する
複数のメモリ空間を具備しているが、そのメモリ空間に
設定されている“０１１〜１００”などのバンクアドレ
スは複数のメモリバンク１０２で共通している。
モリ空間を具備しており、これら多数のメモリ空間に
“０００〜０１０”などの一連のメインアドレスが一対
一に設定されている。メモリバンク１０２も、連続する
複数のメモリ空間を具備しているが、そのメモリ空間に
設定されている“０１１〜１００”などのバンクアドレ
スは複数のメモリバンク１０２で共通している。
【０００５】ＣＰＵ１０３は、一個のメインメモリ１０
１および複数のメモリバンク１０２とアドレスバス１０
５やデータバス(図示せず)で接続されており、メインメ
モリ１０１のメモリ空間の格納データをメインアドレス
の順番に読み出すとともに、メモリバンク１０２のメモ
リ空間の格納データをバンクアドレスの順番に読み出
す。
１および複数のメモリバンク１０２とアドレスバス１０
５やデータバス(図示せず)で接続されており、メインメ
モリ１０１のメモリ空間の格納データをメインアドレス
の順番に読み出すとともに、メモリバンク１０２のメモ
リ空間の格納データをバンクアドレスの順番に読み出
す。
【０００６】レジスタ回路１０４は、一個のメインメモ
リ１０１と複数のメモリバンク１０２と一個のＣＰＵ１
０３とに接続されており、このＣＰＵ１０３により複数
のメモリバンク１０２の一個を指定するバンクナンバが
格納される。
リ１０１と複数のメモリバンク１０２と一個のＣＰＵ１
０３とに接続されており、このＣＰＵ１０３により複数
のメモリバンク１０２の一個を指定するバンクナンバが
格納される。
【０００７】上述のような構成において、このデータ処
理装置１００では、ＣＰＵ１０３のための一連のコンピ
ュータプログラムが一個のメインメモリ１０１と複数の
メモリバンク１０２とに格納されており、そのコンピュ
ータプログラムをＣＰＵ１０３がデータ読出して対応す
るデータ処理を実行する。
理装置１００では、ＣＰＵ１０３のための一連のコンピ
ュータプログラムが一個のメインメモリ１０１と複数の
メモリバンク１０２とに格納されており、そのコンピュ
ータプログラムをＣＰＵ１０３がデータ読出して対応す
るデータ処理を実行する。
【０００８】ただし、図６に示すように、メインメモリ
１０１には、ＣＰＵ１０３の読出先を第一から第ｎのメ
モリバンク１０２に分岐させる第一から第ｎのバンク切
替命令が任意のメインアドレスの位置に設定されてお
り、第一から第ｎのメモリバンク１０２には、ＣＰＵ１
０３の読出先をメインメモリ１０１の第一から第ｎのバ
ンク切替命令の次段のメインアドレスの位置に各々分岐
させる第一から第ｎのメイン復帰命令が最後のバンクア
ドレスの位置に設定されている。
１０１には、ＣＰＵ１０３の読出先を第一から第ｎのメ
モリバンク１０２に分岐させる第一から第ｎのバンク切
替命令が任意のメインアドレスの位置に設定されてお
り、第一から第ｎのメモリバンク１０２には、ＣＰＵ１
０３の読出先をメインメモリ１０１の第一から第ｎのバ
ンク切替命令の次段のメインアドレスの位置に各々分岐
させる第一から第ｎのメイン復帰命令が最後のバンクア
ドレスの位置に設定されている。
【０００９】そこで、ＣＰＵ１０３が一個のメインメモ
リ１０１と複数のメモリバンク１０２から一連のコンピ
ュータプログラムを読み出す場合、メインメモリ１０１
の格納データが最初のメインアドレスから順番に読み出
されるので、特定のメインアドレスでバンク切替命令が
読み出すことになる。
リ１０１と複数のメモリバンク１０２から一連のコンピ
ュータプログラムを読み出す場合、メインメモリ１０１
の格納データが最初のメインアドレスから順番に読み出
されるので、特定のメインアドレスでバンク切替命令が
読み出すことになる。
【００１０】ここで例示するデータ処理装置１００で
は、一番最初に読み出される第一のバンク切替命令は第
一のメモリバンク１０２の最初のバンクアドレスを指定
するので、これに対応してＣＰＵ１０３の読出先は第一
のメモリバンク１０２の最初のバンクアドレスに分岐さ
れる。
は、一番最初に読み出される第一のバンク切替命令は第
一のメモリバンク１０２の最初のバンクアドレスを指定
するので、これに対応してＣＰＵ１０３の読出先は第一
のメモリバンク１０２の最初のバンクアドレスに分岐さ
れる。
【００１１】その場合、ＣＰＵ１０３が読み出すバンク
切替命令に対応してレジスタ回路１０４に“１”のバン
クナンバを格納するので、これで第一のメモリバンク１
０２のみ有効となって第二から第ｎのメモリバンク１０
２は無効となる。これでＣＰＵ１０３は第一のメモリバ
ンク１０２の格納データを最初のバンクアドレスから順
番に読み出し、最後のバンクアドレスのメイン復帰命令
を読み出すことになる。
切替命令に対応してレジスタ回路１０４に“１”のバン
クナンバを格納するので、これで第一のメモリバンク１
０２のみ有効となって第二から第ｎのメモリバンク１０
２は無効となる。これでＣＰＵ１０３は第一のメモリバ
ンク１０２の格納データを最初のバンクアドレスから順
番に読み出し、最後のバンクアドレスのメイン復帰命令
を読み出すことになる。
【００１２】この第一のメモリバンク１０２のメイン復
帰命令は、メインメモリ１０１の上述の第一のバンク切
替命令の次段のメインアドレスを指定するので、これに
対応してＣＰＵ１０３の読出先はメインメモリ１０１の
第一のバンク切替命令の次段となる。
帰命令は、メインメモリ１０１の上述の第一のバンク切
替命令の次段のメインアドレスを指定するので、これに
対応してＣＰＵ１０３の読出先はメインメモリ１０１の
第一のバンク切替命令の次段となる。
【００１３】以下同様に、ＣＰＵ１０３はメインメモリ
１０１でデータ読出を実行し、そこでバンク切替命令を
読み出すごとに対応するメモリバンク１０２の格納デー
タを読み出し、このメモリバンク１０２のデータ読出が
完了するとメインメモリ１０１のデータ読出に復帰す
る。
１０１でデータ読出を実行し、そこでバンク切替命令を
読み出すごとに対応するメモリバンク１０２の格納デー
タを読み出し、このメモリバンク１０２のデータ読出が
完了するとメインメモリ１０１のデータ読出に復帰す
る。
【００１４】このデータ処理装置１００では、上述のよ
うにＣＰＵ１０３がバンク切替命令に対応してレジスタ
回路１０４にバンクナンバを格納することで複数のメモ
リバンク１０２が一個ずつ有効となるので、複数のメモ
リバンク１０２で共通するバンクアドレスを使用するこ
とができ、少数のバンクアドレスを多数のメモリ空間に
適用することができる。
うにＣＰＵ１０３がバンク切替命令に対応してレジスタ
回路１０４にバンクナンバを格納することで複数のメモ
リバンク１０２が一個ずつ有効となるので、複数のメモ
リバンク１０２で共通するバンクアドレスを使用するこ
とができ、少数のバンクアドレスを多数のメモリ空間に
適用することができる。
【００１５】
【発明が解決しようとする課題】上述のデータ処理装置
１００では、複数のメモリバンク１０２で共通するバン
クアドレスを使用するため、有効とするメモリバンク１
０２のバンクナンバをＣＰＵ１０３がバンク切替命令に
対応してレジスタ回路１０４に格納する。
１００では、複数のメモリバンク１０２で共通するバン
クアドレスを使用するため、有効とするメモリバンク１
０２のバンクナンバをＣＰＵ１０３がバンク切替命令に
対応してレジスタ回路１０４に格納する。
【００１６】しかし、これでは少なくとも第一から第ｎ
のメモリバンク１０２を個々に指定する第一から第ｎの
バンク切替命令をメインメモリ１０１に設定する必要が
あるので、複数のバンク切替命令のためにメインメモリ
１０１のメモリ空間が消費されることになる。
のメモリバンク１０２を個々に指定する第一から第ｎの
バンク切替命令をメインメモリ１０１に設定する必要が
あるので、複数のバンク切替命令のためにメインメモリ
１０１のメモリ空間が消費されることになる。
【００１７】しかも、第一から第ｎのメモリバンク１０
２の各々の最後のバンクアドレスには、メインメモリ１
０１の第一から第ｎのバンク切替命令の次段のメインア
ドレスを個々に指定する第一から第ｎのメイン復帰命令
を個々に設定する必要があるので、そのデータ設定が煩
雑である。
２の各々の最後のバンクアドレスには、メインメモリ１
０１の第一から第ｎのバンク切替命令の次段のメインア
ドレスを個々に指定する第一から第ｎのメイン復帰命令
を個々に設定する必要があるので、そのデータ設定が煩
雑である。
【００１８】さらに、メインメモリ１０１では、第一か
ら第ｎのバンク切替命令が任意のメインアドレスの位置
に設定されており、最長でも第ｍ番目のバンク切替命令
の次段のメインアドレスの位置から第(ｍ＋１)番目の前
段のメインアドレスの位置までしか連続データを格納す
ることができない。
ら第ｎのバンク切替命令が任意のメインアドレスの位置
に設定されており、最長でも第ｍ番目のバンク切替命令
の次段のメインアドレスの位置から第(ｍ＋１)番目の前
段のメインアドレスの位置までしか連続データを格納す
ることができない。
【００１９】また、複数のメモリバンク１０２の各々で
は、最長でも最初のバンクアドレスの位置から最後のバ
ンクアドレスの前段の位置までしか連続データを格納す
ることができないので、上述のデータ処理装置１００は
長大な連続データを取り扱うことができない。
は、最長でも最初のバンクアドレスの位置から最後のバ
ンクアドレスの前段の位置までしか連続データを格納す
ることができないので、上述のデータ処理装置１００は
長大な連続データを取り扱うことができない。
【００２０】本発明は上述のような課題に鑑みてなされ
たものであり、メインメモリのメモリ空間の消費を必要
最小限とすることができ、複数のメモリバンクの各々に
固有のメイン復帰命令を設定する必要がなく、長大な連
続データを取り扱うことができる、データ処理装置およ
び方法を提供することを目的とする。
たものであり、メインメモリのメモリ空間の消費を必要
最小限とすることができ、複数のメモリバンクの各々に
固有のメイン復帰命令を設定する必要がなく、長大な連
続データを取り扱うことができる、データ処理装置およ
び方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の第一のデータ処
理装置は、一個のメインメモリ、第一から第ｎのメモリ
バンク、一個のデータ処理回路、一個のバンク切替手
段、を具備している。メインメモリは、連続する多数の
メモリ空間に一連のメインアドレスが設定されており、
第一のメモリバンクの最初のバンクアドレスを指定する
バンク切替命令が任意のメモリ空間に格納されている。
理装置は、一個のメインメモリ、第一から第ｎのメモリ
バンク、一個のデータ処理回路、一個のバンク切替手
段、を具備している。メインメモリは、連続する多数の
メモリ空間に一連のメインアドレスが設定されており、
第一のメモリバンクの最初のバンクアドレスを指定する
バンク切替命令が任意のメモリ空間に格納されている。
【００２２】第一から第ｎのメモリバンクは、連続する
複数のメモリ空間に一連のバンクアドレスが相互で共通
に設定されており、第一から第(ｎ−１)のメモリバンク
では、最後のバンクアドレスのメモリ空間に格納データ
が存在しない仮想空間が設定されており、第ｎのメモリ
バンクのみ、最後のバンクアドレスのメモリ空間に特定
のメインアドレスを指定するメイン復帰命令が格納され
ている。
複数のメモリ空間に一連のバンクアドレスが相互で共通
に設定されており、第一から第(ｎ−１)のメモリバンク
では、最後のバンクアドレスのメモリ空間に格納データ
が存在しない仮想空間が設定されており、第ｎのメモリ
バンクのみ、最後のバンクアドレスのメモリ空間に特定
のメインアドレスを指定するメイン復帰命令が格納され
ている。
【００２３】データ処理回路は、メインメモリとメモリ
バンクとのメモリ空間の格納データをメインアドレスと
バンクアドレスとの順番に読み出すので、メインメモリ
からバンク切替命令を読み出すと読出先を第一のメモリ
バンクの最初のバンクアドレスの位置に切り替える。
バンクとのメモリ空間の格納データをメインアドレスと
バンクアドレスとの順番に読み出すので、メインメモリ
からバンク切替命令を読み出すと読出先を第一のメモリ
バンクの最初のバンクアドレスの位置に切り替える。
【００２４】この第一から第(ｎ−１)のメモリバンクで
のデータ処理回路の読出先が仮想空間のバンクアドレス
に到達するごとに、その読出先をバンク切替手段が次段
のメモリバンクの最初のバンクアドレスの位置に切り替
えるので、これで複数のメモリバンクの全部の格納デー
タをデータ処理回路が順番に読み出す。
のデータ処理回路の読出先が仮想空間のバンクアドレス
に到達するごとに、その読出先をバンク切替手段が次段
のメモリバンクの最初のバンクアドレスの位置に切り替
えるので、これで複数のメモリバンクの全部の格納デー
タをデータ処理回路が順番に読み出す。
【００２５】このデータ処理回路は、第ｎのメモリバン
クの最後のバンクアドレスからメイン復帰命令を読み出
すと読出先をメインメモリの対応するメインアドレスの
位置に復帰させるので、これで複数のメモリバンクの全
部の格納データを読み出したデータ処理回路はメインメ
モリのデータ読出に復帰する。
クの最後のバンクアドレスからメイン復帰命令を読み出
すと読出先をメインメモリの対応するメインアドレスの
位置に復帰させるので、これで複数のメモリバンクの全
部の格納データを読み出したデータ処理回路はメインメ
モリのデータ読出に復帰する。
【００２６】このため、データ処理回路はメインメモリ
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で格納データを最初から
最後まで読み出し、このデータ読出を完了するとメイン
メモリの特定のメインアドレスからデータ読出を再開す
る。
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で格納データを最初から
最後まで読み出し、このデータ読出を完了するとメイン
メモリの特定のメインアドレスからデータ読出を再開す
る。
【００２７】本発明の第二のデータ処理装置では、メイ
ンメモリの任意のメモリ空間に第一のメモリバンクの特
定のバンクアドレスを指定するバンク切替命令が格納さ
れており、第一から第(ｎ−１)のメモリバンクの特定の
バンクアドレスのメモリ空間に格納データが存在しない
仮想空間が設定されており、第ｎのメモリバンクの特定
のバンクアドレスのメモリ空間にメインメモリの特定の
メインアドレスを指定するメイン復帰命令が格納されて
いる。
ンメモリの任意のメモリ空間に第一のメモリバンクの特
定のバンクアドレスを指定するバンク切替命令が格納さ
れており、第一から第(ｎ−１)のメモリバンクの特定の
バンクアドレスのメモリ空間に格納データが存在しない
仮想空間が設定されており、第ｎのメモリバンクの特定
のバンクアドレスのメモリ空間にメインメモリの特定の
メインアドレスを指定するメイン復帰命令が格納されて
いる。
【００２８】このため、データ処理回路はメインメモリ
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で特定のバンクアドレス
から特定のバンクアドレスまで格納データを読み出し、
このデータ読出を完了するとメインメモリの特定のメイ
ンアドレスからデータ読出を再開する。
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で特定のバンクアドレス
から特定のバンクアドレスまで格納データを読み出し、
このデータ読出を完了するとメインメモリの特定のメイ
ンアドレスからデータ読出を再開する。
【００２９】本発明の第三のデータ処理装置では、メイ
ンメモリの任意の複数のメモリ空間に第一のメモリバン
クの複数のバンクアドレスを個々に指定する複数のバン
ク切替命令が個々に格納されており、第一から第(ｎ−
１)のメモリバンクの複数のバンクアドレスのメモリ空
間に格納データが存在しない仮想空間が設定されてお
り、第ｎのメモリバンクの複数のバンクアドレスのメモ
リ空間に特定のメインアドレスを各々指定する複数のメ
イン復帰命令が個々に格納されている。
ンメモリの任意の複数のメモリ空間に第一のメモリバン
クの複数のバンクアドレスを個々に指定する複数のバン
ク切替命令が個々に格納されており、第一から第(ｎ−
１)のメモリバンクの複数のバンクアドレスのメモリ空
間に格納データが存在しない仮想空間が設定されてお
り、第ｎのメモリバンクの複数のバンクアドレスのメモ
リ空間に特定のメインアドレスを各々指定する複数のメ
イン復帰命令が個々に格納されている。
【００３０】このため、データ処理回路はメインメモリ
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で特定のバンクアドレス
から特定のバンクアドレスまで格納データを読み出す。
このデータ読出を完了するとメインメモリの特定のメイ
ンアドレスからデータ読出を再開し、上述の動作が必要
により繰り返される。
の格納データを特定のメインアドレスまで読み出してか
ら、複数のメモリバンクの各々で特定のバンクアドレス
から特定のバンクアドレスまで格納データを読み出す。
このデータ読出を完了するとメインメモリの特定のメイ
ンアドレスからデータ読出を再開し、上述の動作が必要
により繰り返される。
【００３１】上述のようなデータ処理装置の他の形態と
しては、データ処理回路が第ｎのメモリバンクからメイ
ン復帰命令を読み出すと読出先をメインメモリのバンク
切替命令の次段のメインアドレスの位置に復帰させるこ
とにより、データ処理回路の読出先がメインメモリのバ
ンク切替命令の位置から第一のメモリバンクに分岐して
も、第ｎのメモリバンクからメインメモリのバンク切替
命令の次段の位置に復帰される。
しては、データ処理回路が第ｎのメモリバンクからメイ
ン復帰命令を読み出すと読出先をメインメモリのバンク
切替命令の次段のメインアドレスの位置に復帰させるこ
とにより、データ処理回路の読出先がメインメモリのバ
ンク切替命令の位置から第一のメモリバンクに分岐して
も、第ｎのメモリバンクからメインメモリのバンク切替
命令の次段の位置に復帰される。
【００３２】なお、本発明で云う各種手段は、その機能
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。また、本発明で云う各種手段は、個々に独立
した存在である必要もなく、ある手段が他の手段の一部
であるようなことも許容する。
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。また、本発明で云う各種手段は、個々に独立
した存在である必要もなく、ある手段が他の手段の一部
であるようなことも許容する。
【００３３】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図３を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。
し図３を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。
【００３４】本実施の形態のデータ処理装置２００も、
図１に示すように、一従来例として前述したデータ処理
装置１００と同様に、一個のメインメモリ２０１、第一
から第ｎのメモリバンク２０２、一個のデータ処理回路
であるＣＰＵ２０３、を具備しているが、前述したデー
タ処理装置１００とは相違して、バンク切替手段として
レジスタ回路１０４ではなくバンク切替回路２０４を具
備している。
図１に示すように、一従来例として前述したデータ処理
装置１００と同様に、一個のメインメモリ２０１、第一
から第ｎのメモリバンク２０２、一個のデータ処理回路
であるＣＰＵ２０３、を具備しているが、前述したデー
タ処理装置１００とは相違して、バンク切替手段として
レジスタ回路１０４ではなくバンク切替回路２０４を具
備している。
【００３５】メインメモリ２０１は、“０００〜０１
０”などの一連のメインアドレスが多数のメモリ空間に
設定されており、複数のメモリバンク２０２は、相互で
共通に“０１１〜１００”などのバンクアドレスが各々
の複数のメモリ空間に設定されている。
０”などの一連のメインアドレスが多数のメモリ空間に
設定されており、複数のメモリバンク２０２は、相互で
共通に“０１１〜１００”などのバンクアドレスが各々
の複数のメモリ空間に設定されている。
【００３６】ただし、メインメモリ２０１は、第一のメ
モリバンク２０２の最初のバンクアドレスを指定する一
つのバンク切替命令が任意のメモリ空間に格納されてお
り、第一から第(ｎ−１)のメモリバンク２０２は、各々
の最後のバンクアドレスのメモリ空間に格納データが存
在しない仮想空間が設定されている。
モリバンク２０２の最初のバンクアドレスを指定する一
つのバンク切替命令が任意のメモリ空間に格納されてお
り、第一から第(ｎ−１)のメモリバンク２０２は、各々
の最後のバンクアドレスのメモリ空間に格納データが存
在しない仮想空間が設定されている。
【００３７】第ｎのメモリバンク２０２は、最後のバン
クアドレスのメモリ空間に特定のメインアドレスを指定
するメイン復帰命令が格納されており、このメイン復帰
命令は、メインメモリ２０１の前述のバンク切替命令の
次段のメインアドレスを指定する。
クアドレスのメモリ空間に特定のメインアドレスを指定
するメイン復帰命令が格納されており、このメイン復帰
命令は、メインメモリ２０１の前述のバンク切替命令の
次段のメインアドレスを指定する。
【００３８】ＣＰＵ２０３は、メインメモリ２０１とバ
ンク切替回路２０４とに接続されており、このバンク切
替回路２０４が複数のメモリバンク２０２に接続されて
いる。ＣＰＵ２０３は、メインメモリ２０１のメモリ空
間の格納データをメインアドレスの順番に読み出すとと
もに、メモリバンク２０２のメモリ空間の格納データを
バンクアドレスの順番に読み出す。
ンク切替回路２０４とに接続されており、このバンク切
替回路２０４が複数のメモリバンク２０２に接続されて
いる。ＣＰＵ２０３は、メインメモリ２０１のメモリ空
間の格納データをメインアドレスの順番に読み出すとと
もに、メモリバンク２０２のメモリ空間の格納データを
バンクアドレスの順番に読み出す。
【００３９】ただし、ＣＰＵ２０３は、メインメモリ２
０１からバンク切替命令を読み出すと、そこに設定され
ている第一のメモリバンク２０２の最初のバンクアドレ
スの位置に読出先を切り替える。さらに、第ｎのメモリ
バンク２０２の最後のバンクアドレスからメイン復帰命
令を読み出すと、そこに設定されているメインメモリ２
０１のバンク切替命令の次段のメインアドレスの位置に
読出先を復帰させる。
０１からバンク切替命令を読み出すと、そこに設定され
ている第一のメモリバンク２０２の最初のバンクアドレ
スの位置に読出先を切り替える。さらに、第ｎのメモリ
バンク２０２の最後のバンクアドレスからメイン復帰命
令を読み出すと、そこに設定されているメインメモリ２
０１のバンク切替命令の次段のメインアドレスの位置に
読出先を復帰させる。
【００４０】バンク切替回路２０４は、デコーダ回路２
０５とレジスタ回路２０６とを具備しており、第一から
第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読
出先が仮想空間のバンクアドレスに到達するごとに、Ｃ
ＰＵ２０３の読出先を次段のメモリバンク２０２の最初
のバンクアドレスの位置に切り替える。
０５とレジスタ回路２０６とを具備しており、第一から
第(ｎ−１)のメモリバンク２０２でのＣＰＵ２０３の読
出先が仮想空間のバンクアドレスに到達するごとに、Ｃ
ＰＵ２０３の読出先を次段のメモリバンク２０２の最初
のバンクアドレスの位置に切り替える。
【００４１】上述のような構成において、本形態のデー
タ処理装置２００でも、前述のデータ処理装置１００と
同様に、ＣＰＵ２０３が一個のメインメモリ２０１と複
数のメモリバンク２０２から一連のコンピュータプログ
ラムをデータ読出して対応するデータ処理を実行する。
タ処理装置２００でも、前述のデータ処理装置１００と
同様に、ＣＰＵ２０３が一個のメインメモリ２０１と複
数のメモリバンク２０２から一連のコンピュータプログ
ラムをデータ読出して対応するデータ処理を実行する。
【００４２】その場合、図３に示すように、ＣＰＵ２０
３はメインメモリ２０１の格納データを最初のメインア
ドレスから順番に読み出すので(ステップＳ１〜Ｓ５)、
特定のメインアドレスでバンク切替命令を読み出すこと
になる。本形態では、メインメモリ２０１にバンク切替
命令が一つだけ設定されており、このバンク切替命令は
第一のメモリバンク２０２の最初のバンクアドレスを指
定するので、これに対応してＣＰＵ２０３の読出先は第
一のメモリバンク２０２の最初のバンクアドレスに分岐
される(ステップＳ６)。
３はメインメモリ２０１の格納データを最初のメインア
ドレスから順番に読み出すので(ステップＳ１〜Ｓ５)、
特定のメインアドレスでバンク切替命令を読み出すこと
になる。本形態では、メインメモリ２０１にバンク切替
命令が一つだけ設定されており、このバンク切替命令は
第一のメモリバンク２０２の最初のバンクアドレスを指
定するので、これに対応してＣＰＵ２０３の読出先は第
一のメモリバンク２０２の最初のバンクアドレスに分岐
される(ステップＳ６)。
【００４３】このとき、ＣＰＵ２０３が読み出すバンク
切替命令に対応してバンク切替回路２０４のレジスタ回
路２０６に“１”のバンクナンバが格納されるので、こ
れで第一のメモリバンク２０２のみ有効となって第二か
ら第ｎのメモリバンク２０２は無効となる。
切替命令に対応してバンク切替回路２０４のレジスタ回
路２０６に“１”のバンクナンバが格納されるので、こ
れで第一のメモリバンク２０２のみ有効となって第二か
ら第ｎのメモリバンク２０２は無効となる。
【００４４】これでＣＰＵ２０３は第一のメモリバンク
２０２の格納データを最初のバンクアドレスから順番に
読み出し(ステップＳ７〜Ｓ１１)、最後のバンクアドレ
スの仮想空間に到達することになる。このとき、バンク
切替回路２０４はＣＰＵ２０３の読出先のバンクアドレ
スを監視しており、これが仮想空間のバンクアドレスに
到達すると、レジスタ回路２０６のバンクナンバをイン
クリメントするとともにＣＰＵ２０３の読出先を最初の
バンクアドレスにリセットする(ステップＳ１２，Ｓ
７)。
２０２の格納データを最初のバンクアドレスから順番に
読み出し(ステップＳ７〜Ｓ１１)、最後のバンクアドレ
スの仮想空間に到達することになる。このとき、バンク
切替回路２０４はＣＰＵ２０３の読出先のバンクアドレ
スを監視しており、これが仮想空間のバンクアドレスに
到達すると、レジスタ回路２０６のバンクナンバをイン
クリメントするとともにＣＰＵ２０３の読出先を最初の
バンクアドレスにリセットする(ステップＳ１２，Ｓ
７)。
【００４５】これでＣＰＵ２０３は第二のメモリバンク
２０２の格納データを最初のバンクアドレスから順番に
読み出すことになり、以後は同様に上述の動作が繰り返
されるので(ステップＳ７〜Ｓ１２)、ＣＰＵ２０３は第
一から第ｎのメモリバンク２０２の格納データを順番に
読み出すことになる。
２０２の格納データを最初のバンクアドレスから順番に
読み出すことになり、以後は同様に上述の動作が繰り返
されるので(ステップＳ７〜Ｓ１２)、ＣＰＵ２０３は第
一から第ｎのメモリバンク２０２の格納データを順番に
読み出すことになる。
【００４６】そして、この第ｎのメモリバンク２０２で
のＣＰＵ２０３の読出先が最後のバンクアドレスに到達
すると、そこに設定されているメイン復帰命令に対応し
てＣＰＵ２０３は読出先をメインメモリ２０１の上述の
第一のバンク切替命令の次段のメインアドレスに復帰さ
せるので、以後はメインメモリ２０１の格納データを最
後のメインアドレスまで順番に読み出すことになる。
のＣＰＵ２０３の読出先が最後のバンクアドレスに到達
すると、そこに設定されているメイン復帰命令に対応し
てＣＰＵ２０３は読出先をメインメモリ２０１の上述の
第一のバンク切替命令の次段のメインアドレスに復帰さ
せるので、以後はメインメモリ２０１の格納データを最
後のメインアドレスまで順番に読み出すことになる。
【００４７】本形態のデータ処理装置２００では、上述
のようにＣＰＵ２０３がメインメモリ２０１の格納デー
タを特定のメインアドレスまで読み出してから、複数の
メモリバンク２０２の各々で格納データを最初から最後
まで読み出し、このデータ読出を完了するとメインメモ
リ２０１でのデータ読出を再開することができる。
のようにＣＰＵ２０３がメインメモリ２０１の格納デー
タを特定のメインアドレスまで読み出してから、複数の
メモリバンク２０２の各々で格納データを最初から最後
まで読み出し、このデータ読出を完了するとメインメモ
リ２０１でのデータ読出を再開することができる。
【００４８】ただし、第一から第(ｎ−１)のメモリバン
ク２０２でのＣＰＵ２０３の読出先が仮想空間のバンク
アドレスに到達するごとに、その読出先をバンク切替回
路２０４が次段のメモリバンク２０２の最初のバンクア
ドレスの位置に切り替える。
ク２０２でのＣＰＵ２０３の読出先が仮想空間のバンク
アドレスに到達するごとに、その読出先をバンク切替回
路２０４が次段のメモリバンク２０２の最初のバンクア
ドレスの位置に切り替える。
【００４９】このため、メモリバンク２０２の個数だけ
バンク切替命令をメインメモリ２０１に設定せずとも、
ＣＰＵ２０３の読出先を複数のメモリバンク２０２で順
次移行させることができ、メインメモリ２０１のメモリ
空間を有効に利用することができる。
バンク切替命令をメインメモリ２０１に設定せずとも、
ＣＰＵ２０３の読出先を複数のメモリバンク２０２で順
次移行させることができ、メインメモリ２０１のメモリ
空間を有効に利用することができる。
【００５０】さらに、第一から第ｎのメモリバンク２０
２の各々の最後のバンクアドレスに、メインメモリ２０
１の第一から第ｎのバンク切替命令の次段のメインアド
レスを個々に指定する第一から第ｎのメイン復帰命令を
個々に設定する必要もないので、データ処理装置２００
の設計や製作が容易である。
２の各々の最後のバンクアドレスに、メインメモリ２０
１の第一から第ｎのバンク切替命令の次段のメインアド
レスを個々に指定する第一から第ｎのメイン復帰命令を
個々に設定する必要もないので、データ処理装置２００
の設計や製作が容易である。
【００５１】しかも、ＣＰＵ２０３が読み取って動作す
るバンク切替命令が、メインメモリ２０１には一つしか
設定されないので、メインメモリ２０１に長大な連続デ
ータを格納することが容易である。一方、ＣＰＵ２０３
が読み取って動作するメイン復帰命令も、第ｎのメモリ
バンク２０２に一つしか設定されず、複数のメモリバン
ク２０２での読出先の移行の制御にＣＰＵ２０３は関与
しないので、複数のメモリバンク２０２を一個のメモリ
媒体として連続データを格納することが可能である。
るバンク切替命令が、メインメモリ２０１には一つしか
設定されないので、メインメモリ２０１に長大な連続デ
ータを格納することが容易である。一方、ＣＰＵ２０３
が読み取って動作するメイン復帰命令も、第ｎのメモリ
バンク２０２に一つしか設定されず、複数のメモリバン
ク２０２での読出先の移行の制御にＣＰＵ２０３は関与
しないので、複数のメモリバンク２０２を一個のメモリ
媒体として連続データを格納することが可能である。
【００５２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態のデータ処理装置２００で
は、メインメモリ２０１のバンク切替命令によりＣＰＵ
２０３の読出先が第一のメモリバンク２０２の最初のバ
ンクアドレスの位置に分岐し、ＣＰＵ２０３の読出先が
第一から第(ｎ−１)のメモリバンク２０２の最後のバン
クアドレスに到達するごとに次段のメモリバンク２０２
の最初のバンクアドレスの位置に分岐することを例示し
た。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態のデータ処理装置２００で
は、メインメモリ２０１のバンク切替命令によりＣＰＵ
２０３の読出先が第一のメモリバンク２０２の最初のバ
ンクアドレスの位置に分岐し、ＣＰＵ２０３の読出先が
第一から第(ｎ−１)のメモリバンク２０２の最後のバン
クアドレスに到達するごとに次段のメモリバンク２０２
の最初のバンクアドレスの位置に分岐することを例示し
た。
【００５３】しかし、メインメモリ２０１のバンク切替
命令によりＣＰＵ２０３の読出先を第一のメモリバンク
２０２の任意のバンクアドレスの位置に分岐することも
可能であり、ＣＰＵ２０３の読出先が第一から第(ｎ−
１)のメモリバンク２０２の任意のバンクアドレスに到
達するごとに、次段のメモリバンク２０２の任意のバン
クアドレスの位置に分岐することも可能である。
命令によりＣＰＵ２０３の読出先を第一のメモリバンク
２０２の任意のバンクアドレスの位置に分岐することも
可能であり、ＣＰＵ２０３の読出先が第一から第(ｎ−
１)のメモリバンク２０２の任意のバンクアドレスに到
達するごとに、次段のメモリバンク２０２の任意のバン
クアドレスの位置に分岐することも可能である。
【００５４】同様に、メイン復帰命令を第ｎのメモリバ
ンク２０２の最後のバンクアドレスの位置に設定してお
き、メイン復帰命令を読み出したＣＰＵ２０３が読出先
をメインメモリ２０１のバンク切替命令の次段のメイン
アドレスの位置に復帰することを例示した。
ンク２０２の最後のバンクアドレスの位置に設定してお
き、メイン復帰命令を読み出したＣＰＵ２０３が読出先
をメインメモリ２０１のバンク切替命令の次段のメイン
アドレスの位置に復帰することを例示した。
【００５５】しかし、メイン復帰命令を第ｎのメモリバ
ンク２０２の任意のバンクアドレスの位置に設定してお
くことも可能であり、メイン復帰命令を読み出したＣＰ
Ｕ２０３が読出先をメインメモリ２０１の任意のメイン
アドレスの位置に復帰することも可能である。
ンク２０２の任意のバンクアドレスの位置に設定してお
くことも可能であり、メイン復帰命令を読み出したＣＰ
Ｕ２０３が読出先をメインメモリ２０１の任意のメイン
アドレスの位置に復帰することも可能である。
【００５６】さらに、上記形態ではメインメモリ２０１
にバンク切替命令を一つだけ設定しておき、ＣＰＵ２０
３の読出先が第一から第(ｎ−１)のメモリバンク２０２
の一つのバンクアドレスに到達するごとに次段のメモリ
バンク２０２に分岐することを例示した。
にバンク切替命令を一つだけ設定しておき、ＣＰＵ２０
３の読出先が第一から第(ｎ−１)のメモリバンク２０２
の一つのバンクアドレスに到達するごとに次段のメモリ
バンク２０２に分岐することを例示した。
【００５７】しかし、図４に示すように、メインメモリ
２０１の任意の複数のメインアドレスの位置にバンク切
替命令を設定しておき、ＣＰＵ２０３の読出先が第一か
ら第(ｎ−１)のメモリバンク２０２の複数のバンクアド
レスの一つに到達するごとに次段のメモリバンク２０２
に分岐することも可能である。
２０１の任意の複数のメインアドレスの位置にバンク切
替命令を設定しておき、ＣＰＵ２０３の読出先が第一か
ら第(ｎ−１)のメモリバンク２０２の複数のバンクアド
レスの一つに到達するごとに次段のメモリバンク２０２
に分岐することも可能である。
【００５８】この場合、メインメモリ２０１の格納デー
タを最初のメインアドレスから順番に読み出すＣＰＵ２
０３が、任意の第一のメインアドレスで第一のバンク切
替命令を読み出すと、その読出先が第一のメモリバンク
２０２の最初のバンクアドレスに分岐される。
タを最初のメインアドレスから順番に読み出すＣＰＵ２
０３が、任意の第一のメインアドレスで第一のバンク切
替命令を読み出すと、その読出先が第一のメモリバンク
２０２の最初のバンクアドレスに分岐される。
【００５９】つぎに、この第一のメモリバンク２０２の
格納データを最初のバンクアドレスから順番に読み出す
ＣＰＵ２０３が、任意の第一のバンクアドレスで第一の
仮想空間に到達すると、その読出先がバンク切替回路２
０４により次段のメモリバンク２０２の最初のバンクア
ドレスに分岐される。
格納データを最初のバンクアドレスから順番に読み出す
ＣＰＵ２０３が、任意の第一のバンクアドレスで第一の
仮想空間に到達すると、その読出先がバンク切替回路２
０４により次段のメモリバンク２０２の最初のバンクア
ドレスに分岐される。
【００６０】そして、この分岐を第一から第ｎのメモリ
バンク２０２で繰り返したＣＰＵ２０３が、第ｎのメモ
リバンク２０２で上述の第一のバンクアドレスのメイン
復帰命令を読み出すと、その読出先がメインメモリ２０
１の上述の第一のバンク切替命令の次段のメインアドレ
スに復帰される。
バンク２０２で繰り返したＣＰＵ２０３が、第ｎのメモ
リバンク２０２で上述の第一のバンクアドレスのメイン
復帰命令を読み出すと、その読出先がメインメモリ２０
１の上述の第一のバンク切替命令の次段のメインアドレ
スに復帰される。
【００６１】ただし、このメインアドレスからメインメ
モリ２０１の格納データを順番に読み出すＣＰＵ２０３
が、任意の第二のメインアドレスで第二のバンク切替命
令を読み出すと、その読出先が第一のメモリバンク２０
２の第一の仮想空間の次段のバンクアドレスに分岐され
るので、以後は同様に、ＣＰＵ２０３の読出先がメイン
メモリ２０１から複数のメモリバンク２０２に順番に移
行してメインメモリ２０１に復帰する動作が繰り返され
る。
モリ２０１の格納データを順番に読み出すＣＰＵ２０３
が、任意の第二のメインアドレスで第二のバンク切替命
令を読み出すと、その読出先が第一のメモリバンク２０
２の第一の仮想空間の次段のバンクアドレスに分岐され
るので、以後は同様に、ＣＰＵ２０３の読出先がメイン
メモリ２０１から複数のメモリバンク２０２に順番に移
行してメインメモリ２０１に復帰する動作が繰り返され
る。
【００６２】なお、上述のようにメインメモリ２０１に
複数のバンク切替命令を設定する場合、同図に示すよう
に、メインメモリ２０１の任意のメインアドレスの位置
に設定しておくことも可能であるが、メインメモリ２０
１の最後の複数のメインアドレスの位置に複数のバンク
切替命令を設定しておき、そこに分岐するメイン分岐命
令をメインメモリ２０１の任意のメインアドレスの位置
に設定しておくことも可能である。
複数のバンク切替命令を設定する場合、同図に示すよう
に、メインメモリ２０１の任意のメインアドレスの位置
に設定しておくことも可能であるが、メインメモリ２０
１の最後の複数のメインアドレスの位置に複数のバンク
切替命令を設定しておき、そこに分岐するメイン分岐命
令をメインメモリ２０１の任意のメインアドレスの位置
に設定しておくことも可能である。
【００６３】
【発明の効果】本発明のデータ処理装置によるデータ処
理方法では、データ処理回路はメインメモリからバンク
切替命令を読み出すと読出先を第一のメモリバンクの対
応するバンクアドレスの位置に切り替え、この第一から
第(ｎ−１)のメモリバンクでのデータ処理回路の読出先
が特定のバンクアドレスに到達するごとに、その読出先
をバンク切替手段が次段のメモリバンクの特定のバンク
アドレスの位置に切り替え、第ｎのメモリバンクの特定
のバンクアドレスからメイン復帰命令を読み出したデー
タ処理回路は読出先をメインメモリの対応するメインア
ドレスの位置に復帰させることにより、メモリバンクの
個数だけバンク切替命令をメインメモリに設定せずと
も、データ処理回路の読出先をメインメモリから複数の
メモリバンクに順次移行させることができ、メインメモ
リのメモリ空間を有効に利用することができる。
理方法では、データ処理回路はメインメモリからバンク
切替命令を読み出すと読出先を第一のメモリバンクの対
応するバンクアドレスの位置に切り替え、この第一から
第(ｎ−１)のメモリバンクでのデータ処理回路の読出先
が特定のバンクアドレスに到達するごとに、その読出先
をバンク切替手段が次段のメモリバンクの特定のバンク
アドレスの位置に切り替え、第ｎのメモリバンクの特定
のバンクアドレスからメイン復帰命令を読み出したデー
タ処理回路は読出先をメインメモリの対応するメインア
ドレスの位置に復帰させることにより、メモリバンクの
個数だけバンク切替命令をメインメモリに設定せずと
も、データ処理回路の読出先をメインメモリから複数の
メモリバンクに順次移行させることができ、メインメモ
リのメモリ空間を有効に利用することができる。
【００６４】上述のようなデータ処理装置の他の形態と
しては、第ｎのメモリバンクからメインメモリのバンク
切替命令の次段の位置に復帰されることにより、メイン
メモリの全部のメモリ空間を有効に利用することができ
る。
しては、第ｎのメモリバンクからメインメモリのバンク
切替命令の次段の位置に復帰されることにより、メイン
メモリの全部のメモリ空間を有効に利用することができ
る。
【図１】本発明の実施の一形態のデータ処理装置を示す
ブロック図である。
ブロック図である。
【図２】データ処理回路であるＣＰＵが一個のメインメ
モリと複数のメモリバンクから格納データを読み出す状
態を示す模式図である。
モリと複数のメモリバンクから格納データを読み出す状
態を示す模式図である。
【図３】データ処理装置のデータ処理方法を示すフロー
チャートである。
チャートである。
【図４】一変形例でのＣＰＵが一個のメインメモリと複
数のメモリバンクから格納データを読み出す状態を示す
模式図である。
数のメモリバンクから格納データを読み出す状態を示す
模式図である。
【図５】一従来例のデータ処理装置を示すブロック図で
ある。
ある。
【図６】ＣＰＵが一個のメインメモリと複数のメモリバ
ンクから格納データを読み出す状態を示す模式図であ
る。
ンクから格納データを読み出す状態を示す模式図であ
る。
２００ データ処理装置 ２０１ メインメモリ ２０２ メモリバンク ２０３ データ処理回路であるＣＰＵ ２０４ バンク切替回路
Claims (7)
- 【請求項１】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しており、 第一の前記メモリバンクの最初のバンクアドレスを指定
するバンク切替命令が前記メインメモリの任意の前記メ
モリ空間に格納されており、第一から第(ｎ−１)の前記
メモリバンクの最後のバンクアドレスのメモリ空間に格
納データが存在しない仮想空間が設定されており、第ｎ
の前記メモリバンクの最後のバンクアドレスのメモリ空
間に特定の前記メインアドレスを指定するメイン復帰命
令が格納されており、 前記データ処理回路は、前記メインメモリから前記バン
ク切替命令を読み出すと読出先を第一の前記メモリバン
クの最初のバンクアドレスの位置に切り替え、第ｎの前
記メモリバンクの最後のバンクアドレスから前記メイン
復帰命令を読み出すと読出先を前記メインメモリの対応
する前記メインアドレスの位置に復帰させ、 前記バンク切替手段は、第一から第(ｎ−１)の前記メモ
リバンクでの前記データ処理回路の読出先が前記仮想空
間のバンクアドレスに到達するごとに前記読出先を次段
の前記メモリバンクの最初の前記バンクアドレスの位置
に切り替える、データ処理装置。 - 【請求項２】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しており、 第一の前記メモリバンクの特定のバンクアドレスを指定
するバンク切替命令が前記メインメモリの任意の前記メ
モリ空間に格納されており、第一から第(ｎ−１)の前記
メモリバンクの特定のバンクアドレスのメモリ空間に格
納データが存在しない仮想空間が設定されており、第ｎ
の前記メモリバンクの特定のバンクアドレスのメモリ空
間に前記メインメモリの特定のメインアドレスを指定す
るメイン復帰命令が格納されており、 前記データ処理回路は、前記メインメモリから前記バン
ク切替命令を読み出すと読出先を第一の前記メモリバン
クの対応するバンクアドレスの位置に切り替え、第ｎの
前記メモリバンクから前記メイン復帰命令を読み出すご
とに前記読出先を前記メインメモリの対応する前記メイ
ンアドレスの位置に復帰させ、 前記バンク切替手段は、第一から第(ｎ−１)の前記メモ
リバンクでの前記データ処理回路の読出先が前記仮想空
間のバンクアドレスに到達するごとに前記読出先を次段
の前記メモリバンクの所定の前記バンクアドレスの位置
に切り替える、データ処理装置。 - 【請求項３】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しており、 第一の前記メモリバンクの複数のバンクアドレスを個々
に指定する複数のバンク切替命令が前記メインメモリの
任意の複数の前記メモリ空間に個々に格納されており、
第一から第(ｎ−１)の前記メモリバンクの複数のバンク
アドレスのメモリ空間に格納データが存在しない仮想空
間が設定されており、第ｎの前記メモリバンクの複数の
バンクアドレスのメモリ空間に特定の前記メインアドレ
スを各々指定する複数のメイン復帰命令が個々に格納さ
れており、 前記データ処理回路は、前記メインメモリから前記バン
ク切替命令を読み出すごとに読出先を第一の前記メモリ
バンクの対応するバンクアドレスの位置に切り替え、第
ｎの前記メモリバンクから前記メイン復帰命令を読み出
すごとに読出先を前記メインメモリの対応する前記メイ
ンアドレスの位置に復帰させ、 前記バンク切替手段は、第一から第(ｎ−１)の前記メモ
リバンクでの前記データ処理回路の読出先が前記仮想空
間のバンクアドレスに到達するごとに前記読出先を次段
の前記メモリバンクの所定の前記バンクアドレスの位置
に切り替える、データ処理装置。 - 【請求項４】 第ｎの前記メモリバンクの前記メイン復
帰命令で前記バンク切替命令の次段のメインアドレスが
指定され、 前記データ処理回路が第ｎの前記メモリバンクから前記
メイン復帰命令を読み出すと読出先を前記メインメモリ
の前記バンク切替命令の次段のメインアドレスの位置に
復帰させる、請求項１ないし３の何れか一項に記載のデ
ータ処理装置。 - 【請求項５】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しているデータ処理装置のデータ処理方法であっ
て、 第一の前記メモリバンクの最初のバンクアドレスを指定
するバンク切替命令が前記メインメモリの任意の前記メ
モリ空間に格納されており、第一から第(ｎ−１)の前記
メモリバンクの最後のバンクアドレスのメモリ空間に格
納データが存在しない仮想空間が設定されており、第ｎ
の前記メモリバンクの最後のバンクアドレスのメモリ空
間に特定の前記メインアドレスを指定するメイン復帰命
令が格納されており、 前記データ処理回路が前記メインメモリから前記バンク
切替命令を読み出すと読出先を第一の前記メモリバンク
の最初のバンクアドレスの位置に切り替え、この第一か
ら第(ｎ−１)の前記メモリバンクでの前記データ処理回
路の読出先が前記仮想空間のバンクアドレスに到達する
ごとに前記バンク切替手段が前記読出先を次段の前記メ
モリバンクの最初の前記バンクアドレスの位置に切り替
え、前記データ処理回路が第ｎの前記メモリバンクの最
後のバンクアドレスから前記メイン復帰命令を読み出す
と読出先を前記メインメモリの対応する前記メインアド
レスの位置に復帰させる、データ処理方法。 - 【請求項６】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しているデータ処理装置のデータ処理方法であっ
て、 第一の前記メモリバンクの特定のバンクアドレスを指定
するバンク切替命令が前記メインメモリの任意の前記メ
モリ空間に格納されており、第一から第(ｎ−１)の前記
メモリバンクの特定のバンクアドレスのメモリ空間に格
納データが存在しない仮想空間が設定されており、第ｎ
の前記メモリバンクの特定のバンクアドレスのメモリ空
間に前記メインメモリの特定のメインアドレスを指定す
るメイン復帰命令が格納されており、 前記データ処理回路が前記メインメモリから前記バンク
切替命令を読み出すと読出先を第一の前記メモリバンク
の対応するバンクアドレスの位置に切り替え、この第一
から第(ｎ−１)の前記メモリバンクでの前記データ処理
回路の読出先が前記仮想空間のバンクアドレスに到達す
るごとに前記バンク切替手段が前記読出先を次段の前記
メモリバンクの所定の前記バンクアドレスの位置に切り
替え、前記データ処理回路が第ｎの前記メモリバンクか
ら前記メイン復帰命令を読み出すごとに前記読出先を前
記メインメモリの対応する前記メインアドレスの位置に
復帰させる、データ処理方法。 - 【請求項７】 連続する多数のメモリ空間に一連のメイ
ンアドレスが設定されている一個のメインメモリと、連
続する複数のメモリ空間に一連のバンクアドレスが相互
で共通に設定されている第一から第ｎのメモリバンク
と、前記メインメモリと前記メモリバンクとのメモリ空
間の格納データを前記メインアドレスと前記バンクアド
レスとの順番に読み出す一個のデータ処理回路と、この
データ処理装置の読出先を制御するバンク切替手段と、
を具備しているデータ処理装置のデータ処理方法であっ
て、 第一の前記メモリバンクの複数のバンクアドレスを個々
に指定する複数のバンク切替命令が前記メインメモリの
任意の複数の前記メモリ空間に個々に格納されており、
第一から第(ｎ−１)の前記メモリバンクの複数のバンク
アドレスのメモリ空間に格納データが存在しない仮想空
間が設定されており、第ｎの前記メモリバンクの複数の
バンクアドレスのメモリ空間に特定の前記メインアドレ
スを各々指定する複数のメイン復帰命令が個々に格納さ
れており、 前記データ処理回路が前記メインメモリから前記バンク
切替命令を読み出すごとに読出先を第一の前記メモリバ
ンクの対応するバンクアドレスの位置に切り替え、この
第一から第(ｎ−１)の前記メモリバンクでの前記データ
処理回路の読出先が前記仮想空間のバンクアドレスに到
達するごとに前記バンク切替手段が前記読出先を次段の
前記メモリバンクの所定の前記バンクアドレスの位置に
切り替え、前記データ処理回路が第ｎの前記メモリバン
クから前記メイン復帰命令を読み出すごとに読出先を前
記メインメモリの対応する前記メインアドレスの位置に
復帰させる、データ処理方法。
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