JPH08288849A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH08288849A JPH08288849A JP7090899A JP9089995A JPH08288849A JP H08288849 A JPH08288849 A JP H08288849A JP 7090899 A JP7090899 A JP 7090899A JP 9089995 A JP9089995 A JP 9089995A JP H08288849 A JPH08288849 A JP H08288849A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- signal
- digital signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】デ−タのフォ−マットの補正を簡単な回路、短
い時間で実行する。 【構成】デジタルデ−タは、ＳＩＰＯ回路２１に入力さ
れる。ＰＩＰＯ回路２２は、ラッチクロックを受けると
デ−タをラッチし、デ−タをバス２５に転送する。エッ
ジ検出回路２３は、制御クロックＬＲＣＫのエッジを検
出するとパルス信号を生成する。遅延回路２４は、パル
ス信号を一定時間だけ遅延させた信号を、ラッチクロッ
クとしてＰＩＰＯ回路２２に与えると共にプログラムカ
ウンタリセット信号としてデ−タの処理を制御する回路
（プログラムメモリのアドレス生成回路）に与える。
い時間で実行する。 【構成】デジタルデ−タは、ＳＩＰＯ回路２１に入力さ
れる。ＰＩＰＯ回路２２は、ラッチクロックを受けると
デ−タをラッチし、デ−タをバス２５に転送する。エッ
ジ検出回路２３は、制御クロックＬＲＣＫのエッジを検
出するとパルス信号を生成する。遅延回路２４は、パル
ス信号を一定時間だけ遅延させた信号を、ラッチクロッ
クとしてＰＩＰＯ回路２２に与えると共にプログラムカ
ウンタリセット信号としてデ−タの処理を制御する回路
（プログラムメモリのアドレス生成回路）に与える。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理装置
に関する。
に関する。
【０００２】
【従来の技術】図５は、従来のデジタル信号処理装置の
概略を示すブロック図である。デジタル信号処理装置の
入力インタ−フェイス部１１は、所定のフォ−マットを
有するオ−ディオデ−タをＣＤやＡ／Ｄコンバ−タなど
から受け取る。また、デジタル信号処理装置の出力イン
タ−フェイス部１２は、所定のフォ−マットを有するオ
−ディオデ−タをＣＤやＤ／Ａコンバ−タなどにシリア
ルに出力する。
概略を示すブロック図である。デジタル信号処理装置の
入力インタ−フェイス部１１は、所定のフォ−マットを
有するオ−ディオデ−タをＣＤやＡ／Ｄコンバ−タなど
から受け取る。また、デジタル信号処理装置の出力イン
タ−フェイス部１２は、所定のフォ−マットを有するオ
−ディオデ−タをＣＤやＤ／Ａコンバ−タなどにシリア
ルに出力する。
【０００３】従来、オ−ディオデ−タのフォ−マットと
しては、種々のものが考え出されている。図６は、デ−
タの数とデ−タの転送クロックＢＣＫの数が同じとなる
フォ−マットである。従って、１６ビットのオ−ディオ
デ−タの場合、デ−タの転送クロックＢＣＫは、１ｆｓ
あたり、３２個存在する。なお、ＬＲＣＫは、Ｌチャネ
ル及びＲチャネルの識別信号である。
しては、種々のものが考え出されている。図６は、デ−
タの数とデ−タの転送クロックＢＣＫの数が同じとなる
フォ−マットである。従って、１６ビットのオ−ディオ
デ−タの場合、デ−タの転送クロックＢＣＫは、１ｆｓ
あたり、３２個存在する。なお、ＬＲＣＫは、Ｌチャネ
ル及びＲチャネルの識別信号である。
【０００４】図７〜図９は、デ−タの数とデ−タの転送
クロックＢＣＫの数が異なるフォ−マットである。この
フォ−マットの場合、デ−タの転送クロックＢＣＫは、
１ｆｓあたり、４０、４８又は６４個程度存在するた
め、オ−ディオデ−タは、ＬＲＣＫの変化時から次の変
化時までの全ての期間に存在しているとは限らない。
クロックＢＣＫの数が異なるフォ−マットである。この
フォ−マットの場合、デ−タの転送クロックＢＣＫは、
１ｆｓあたり、４０、４８又は６４個程度存在するた
め、オ−ディオデ−タは、ＬＲＣＫの変化時から次の変
化時までの全ての期間に存在しているとは限らない。
【０００５】例えば、図７の場合は、ＬＲＣＫが変化し
た後、直ちに１６ビットのオ−ディオデ−タが転送さ
れ、オ−ディオデ−タの転送が終了した後ＬＲＣＫが再
び変化するまでに一定期間が存在している。
た後、直ちに１６ビットのオ−ディオデ−タが転送さ
れ、オ−ディオデ−タの転送が終了した後ＬＲＣＫが再
び変化するまでに一定期間が存在している。
【０００６】また、図８の場合は、ＬＲＣＫが変化した
後一定期間が経過してから１８ビットのオ−ディオデ−
タが転送され、このオ−ディオデ−タの転送は、ＬＲＣ
Ｋが再び変化するまで行われている。
後一定期間が経過してから１８ビットのオ−ディオデ−
タが転送され、このオ−ディオデ−タの転送は、ＬＲＣ
Ｋが再び変化するまで行われている。
【０００７】また、図９の場合は、ＬＲＣＫが変化した
後、２個目のデ−タの転送クロックＢＣＫから１８ビッ
トのオ−ディオデ−タが転送され、オ−ディオデ−タの
転送が終了した後ＬＲＣＫが再び変化するまでに一定期
間が存在している。
後、２個目のデ−タの転送クロックＢＣＫから１８ビッ
トのオ−ディオデ−タが転送され、オ−ディオデ−タの
転送が終了した後ＬＲＣＫが再び変化するまでに一定期
間が存在している。
【０００８】
【発明が解決しようとする課題】このように、オ−ディ
オデ−タのフォ−マットは、一定でなく、種々のフォ−
マットが存在している。従って、このデジタルデ−タを
受けるデジタル信号処理装置は、これら種々のフォ−マ
ットのオ−ディオデ−タをの演算部で処理するために、
オ−ディオデ−タを補正する回路を有している。
オデ−タのフォ−マットは、一定でなく、種々のフォ−
マットが存在している。従って、このデジタルデ−タを
受けるデジタル信号処理装置は、これら種々のフォ−マ
ットのオ−ディオデ−タをの演算部で処理するために、
オ−ディオデ−タを補正する回路を有している。
【０００９】従来のデジタル信号処理装置は、オ−ディ
オデ−タを補正するためにバレルシフタを有している。
しかし、多数のセレクタから構成される一括処理型のバ
レルシフタは、回路規模が大きく、また、１ステップで
１シフトするシリアルシフト処理型のバレルシフタは、
変換時間が長くなるという欠点がある。
オデ−タを補正するためにバレルシフタを有している。
しかし、多数のセレクタから構成される一括処理型のバ
レルシフタは、回路規模が大きく、また、１ステップで
１シフトするシリアルシフト処理型のバレルシフタは、
変換時間が長くなるという欠点がある。
【００１０】また、図１０に示すようなデ−タの転送の
タイミングをずらす方法では、演算部がデ−タを取り込
むタイミングが変化するという欠点がある。本発明は、
上記欠点を解決すべくなされたもので、その目的は、デ
ジタルデ−タのフォ−マットの補正を、簡単な回路で、
かつ、短い時間で行い得るインタ−フェイス部を有する
デジタル信号処理装置を提供することである。
タイミングをずらす方法では、演算部がデ−タを取り込
むタイミングが変化するという欠点がある。本発明は、
上記欠点を解決すべくなされたもので、その目的は、デ
ジタルデ−タのフォ−マットの補正を、簡単な回路で、
かつ、短い時間で行い得るインタ−フェイス部を有する
デジタル信号処理装置を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタル信号処理装置は、ラッチクロック
を受けると外部デ−タをラッチし、前記外部デ−タをバ
スに出力する手段と、制御クロックのエッジを検出する
とパルス信号を生成するエッジ検出回路と、前記パルス
信号を一定時間だけ遅延させた信号を、前記ラッチクロ
ックとして前記手段に与えると共にプログラムカウンタ
リセット信号としてデ−タの処理を制御する回路に与え
る遅延回路とを備えている。
め、本発明のデジタル信号処理装置は、ラッチクロック
を受けると外部デ−タをラッチし、前記外部デ−タをバ
スに出力する手段と、制御クロックのエッジを検出する
とパルス信号を生成するエッジ検出回路と、前記パルス
信号を一定時間だけ遅延させた信号を、前記ラッチクロ
ックとして前記手段に与えると共にプログラムカウンタ
リセット信号としてデ−タの処理を制御する回路に与え
る遅延回路とを備えている。
【００１２】本発明のデジタル信号処理装置は、ラッチ
クロックを受けると内部デ−タをラッチし、前記内部デ
−タを外部に出力する手段と、制御クロックのエッジを
検出するとパルス信号を生成するエッジ検出回路と、前
記パルス信号を一定時間だけ遅延させた信号を、前記ラ
ッチクロックとして前記手段に与えると共にプログラム
カウンタリセット信号としてデ−タの処理を制御する回
路に与える遅延回路とを備えている。前記デ−タの処理
を制御する回路は、プログラムメモリのアドレス生成回
路である。
クロックを受けると内部デ−タをラッチし、前記内部デ
−タを外部に出力する手段と、制御クロックのエッジを
検出するとパルス信号を生成するエッジ検出回路と、前
記パルス信号を一定時間だけ遅延させた信号を、前記ラ
ッチクロックとして前記手段に与えると共にプログラム
カウンタリセット信号としてデ−タの処理を制御する回
路に与える遅延回路とを備えている。前記デ−タの処理
を制御する回路は、プログラムメモリのアドレス生成回
路である。
【００１３】
【作用】上記構成によれば、パルス信号を一定時間だけ
遅延させてラッチクロックとプログラムカウンタリセッ
ト信号を同時に生成している。また、ラッチクロック
は、デ−タの転送を制御し、プログラムカウンタリセッ
ト信号は、デ−タの処理を制御する回路の初期化を制御
している。これにより、デ−タのフォ−マットの補正
を、簡単な回路で、かつ、短い時間で行うことが可能に
なる。
遅延させてラッチクロックとプログラムカウンタリセッ
ト信号を同時に生成している。また、ラッチクロック
は、デ−タの転送を制御し、プログラムカウンタリセッ
ト信号は、デ−タの処理を制御する回路の初期化を制御
している。これにより、デ−タのフォ−マットの補正
を、簡単な回路で、かつ、短い時間で行うことが可能に
なる。
【００１４】
【実施例】以下、図面を参照しながら、本発明のデジタ
ル信号処理装置について詳細に説明する。図１は、本発
明の第１実施例に関わるデジタル信号処理装置の入力イ
ンタ−フェイス部を示すブロック図である。図２は、図
１の入力インタ−フェイス部の動作を示すタイミング図
である。
ル信号処理装置について詳細に説明する。図１は、本発
明の第１実施例に関わるデジタル信号処理装置の入力イ
ンタ−フェイス部を示すブロック図である。図２は、図
１の入力インタ−フェイス部の動作を示すタイミング図
である。
【００１５】種々のフォ−マットを有する外部デ−タ
は、ＣＤやＡ／Ｄコンバ−タなどからＳＩＰＯ回路２１
に入力される。ＳＩＰＯ回路２１は、外部デ−タが入力
されると、デ−タの転送クロックＢＣＫに同期して、ｎ
（例えば１６）ビットの外部デ−タをＰＩＰＯ回路２２
に出力する。
は、ＣＤやＡ／Ｄコンバ−タなどからＳＩＰＯ回路２１
に入力される。ＳＩＰＯ回路２１は、外部デ−タが入力
されると、デ−タの転送クロックＢＣＫに同期して、ｎ
（例えば１６）ビットの外部デ−タをＰＩＰＯ回路２２
に出力する。
【００１６】一方、制御クロックＬＲＣＫが変化する
と、エッジ検出回路２３は、この変化を検出し、パルス
信号を出力する。遅延回路２４は、制御部からのシフト
量制御信号に基づいてパルス信号を一定時間だけ遅延さ
せ、このパルス信号をラッチクロックとしてＰＩＰＯ回
路２２に与える。
と、エッジ検出回路２３は、この変化を検出し、パルス
信号を出力する。遅延回路２４は、制御部からのシフト
量制御信号に基づいてパルス信号を一定時間だけ遅延さ
せ、このパルス信号をラッチクロックとしてＰＩＰＯ回
路２２に与える。
【００１７】例えば、制御部は、制御クロックＬＲＣＫ
が変化した後、デ−タの転送クロックＢＣＫが８個入力
された後に、遅延回路２４がラッチクロックを出力する
ように、シフト量制御信号により遅延回路２４を制御す
る。
が変化した後、デ−タの転送クロックＢＣＫが８個入力
された後に、遅延回路２４がラッチクロックを出力する
ように、シフト量制御信号により遅延回路２４を制御す
る。
【００１８】ＰＩＰＯ回路２２は、このラッチクロック
を受けると、ｎビットのデ−タをラッチし、バス２５に
転送する。ところで、上述のような処理では、基本的に
演算部がＰＩＰＯ回路２２のデ−タを取り込むタイミン
グも変わってしまう。
を受けると、ｎビットのデ−タをラッチし、バス２５に
転送する。ところで、上述のような処理では、基本的に
演算部がＰＩＰＯ回路２２のデ−タを取り込むタイミン
グも変わってしまう。
【００１９】そこで、遅延回路２４は、演算部における
デ−タの処理を制御する回路（例えば、プログラムメモ
リのアドレス生成回路など）を初期化するプログラムカ
ウンタリセット信号を、ラッチクロックを出力すると同
時に出力する。
デ−タの処理を制御する回路（例えば、プログラムメモ
リのアドレス生成回路など）を初期化するプログラムカ
ウンタリセット信号を、ラッチクロックを出力すると同
時に出力する。
【００２０】これにより、入力デ−タを演算部に転送す
るタイミングとデジタル信号処理装置のプログラムを開
始するタイミングを、入力デ−タのフォ−マットの種類
にかかわらず、常に合わせることができる。また、デジ
タル信号処理装置がＲＯＭから構成されている場合で
も、ＰＩＰＯ回路２２からデ−タを取り出すタイミング
を常に一定にできる。
るタイミングとデジタル信号処理装置のプログラムを開
始するタイミングを、入力デ−タのフォ−マットの種類
にかかわらず、常に合わせることができる。また、デジ
タル信号処理装置がＲＯＭから構成されている場合で
も、ＰＩＰＯ回路２２からデ−タを取り出すタイミング
を常に一定にできる。
【００２１】図３は、本発明の第２実施例に関わるデジ
タル信号処理装置の出力インタ−フェイス部を示すブロ
ック図である。図４は、図３の出力インタ−フェイス部
の動作を示すタイミング図である。
タル信号処理装置の出力インタ−フェイス部を示すブロ
ック図である。図４は、図３の出力インタ−フェイス部
の動作を示すタイミング図である。
【００２２】ｎビットの内部デ−タは、演算部などから
バスを介してＰＩＰＯ回路３１に入力される。ＰＩＰＯ
回路３１は、内部デ−タが入力されると、この内部デ−
タをＰＩＳＯ回路３２に出力する。
バスを介してＰＩＰＯ回路３１に入力される。ＰＩＰＯ
回路３１は、内部デ−タが入力されると、この内部デ−
タをＰＩＳＯ回路３２に出力する。
【００２３】一方、制御クロックＬＲＣＫが変化する
と、エッジ検出回路３３は、この変化を検出し、パルス
信号を出力する。遅延回路３４は、制御部からのシフト
量制御信号に基づいてパルス信号を一定時間だけ遅延さ
せ、このパルス信号をラッチクロックとしてＰＩＳＯ回
路３２に与える。
と、エッジ検出回路３３は、この変化を検出し、パルス
信号を出力する。遅延回路３４は、制御部からのシフト
量制御信号に基づいてパルス信号を一定時間だけ遅延さ
せ、このパルス信号をラッチクロックとしてＰＩＳＯ回
路３２に与える。
【００２４】例えば、制御部は、制御クロックＬＲＣＫ
が変化した後、デ−タの転送クロックＢＣＫが８個入力
された後に、遅延回路２４がラッチクロックを出力する
ように、シフト量制御信号により遅延回路２４を制御す
る。
が変化した後、デ−タの転送クロックＢＣＫが８個入力
された後に、遅延回路２４がラッチクロックを出力する
ように、シフト量制御信号により遅延回路２４を制御す
る。
【００２５】ＰＩＳＯ回路３２は、このラッチクロック
を受けると、ｎビットのデ−タをラッチし、外部に順次
デ−タを出力する。また、遅延回路３４は、演算部にお
けるデ−タの処理を制御する回路（例えば、プログラム
メモリのアドレス生成回路など）を初期化するプログラ
ムカウンタリセット信号を、ラッチクロックを出力する
と同時に出力する。
を受けると、ｎビットのデ−タをラッチし、外部に順次
デ−タを出力する。また、遅延回路３４は、演算部にお
けるデ−タの処理を制御する回路（例えば、プログラム
メモリのアドレス生成回路など）を初期化するプログラ
ムカウンタリセット信号を、ラッチクロックを出力する
と同時に出力する。
【００２６】これにより、内部デ−タをＰＩＳＯ回路３
２から外部へ出力するタイミングとデジタル信号処理装
置のプログラムを開始するタイミングを常に合わせるこ
とができる。また、デジタル信号処理装置がＲＯＭから
構成されている場合でも、ＰＩＳＯ回路３２から外部へ
内部デ−タを出力するタイミングを常に一定にすること
ができる。
２から外部へ出力するタイミングとデジタル信号処理装
置のプログラムを開始するタイミングを常に合わせるこ
とができる。また、デジタル信号処理装置がＲＯＭから
構成されている場合でも、ＰＩＳＯ回路３２から外部へ
内部デ−タを出力するタイミングを常に一定にすること
ができる。
【００２７】
【発明の効果】以上、説明したように、本発明のデジタ
ル信号処理装置によれば、次のような効果を奏する。外
部デ−タをＳＩＰＯ回路を介してＰＩＰＯ回路に転送す
ると共に、ラッチクロックによりＰＩＰＯ回路が外部デ
−タをバスに転送するタイミングを制御している。即
ち、転送クロックが変化してから一定時間が経過した後
に外部デ−タをバスに転送するように構成している。ま
た、ラッチクロックと同一タイミングでデ−タの処理を
制御する回路（例えば、プログラムメモリのアドレス生
成回路など）を初期化するプログラムカウンタリセット
信号を生成している。
ル信号処理装置によれば、次のような効果を奏する。外
部デ−タをＳＩＰＯ回路を介してＰＩＰＯ回路に転送す
ると共に、ラッチクロックによりＰＩＰＯ回路が外部デ
−タをバスに転送するタイミングを制御している。即
ち、転送クロックが変化してから一定時間が経過した後
に外部デ−タをバスに転送するように構成している。ま
た、ラッチクロックと同一タイミングでデ−タの処理を
制御する回路（例えば、プログラムメモリのアドレス生
成回路など）を初期化するプログラムカウンタリセット
信号を生成している。
【００２８】また、内部デ−タをＰＩＰＯ回路を介して
ＰＩＳＯ回路に転送すると共に、ラッチクロックにより
ＰＩＳＯ回路が内部デ−タを外部に出力するタイミング
を制御している。即ち、転送クロックが変化してから一
定時間が経過した後に内部デ−タを外部に出力するよう
に構成している。また、ラッチクロックと同一タイミン
グでデ−タの処理を制御する回路（例えば、プログラム
メモリのアドレス生成回路など）を初期化するプログラ
ムカウンタリセット信号を生成している。これにより、
デジタルデ−タのフォ−マットの補正を、簡単な回路
で、かつ、短い時間で行うことが可能になる。
ＰＩＳＯ回路に転送すると共に、ラッチクロックにより
ＰＩＳＯ回路が内部デ−タを外部に出力するタイミング
を制御している。即ち、転送クロックが変化してから一
定時間が経過した後に内部デ−タを外部に出力するよう
に構成している。また、ラッチクロックと同一タイミン
グでデ−タの処理を制御する回路（例えば、プログラム
メモリのアドレス生成回路など）を初期化するプログラ
ムカウンタリセット信号を生成している。これにより、
デジタルデ−タのフォ−マットの補正を、簡単な回路
で、かつ、短い時間で行うことが可能になる。
【図１】本発明の第１実施例に関わる処理装置の主要部
を示すブロック図。
を示すブロック図。
【図２】図１の処理装置の動作を示すタイミング図。
【図３】本発明の第２実施例に関わる処理装置の主要部
を示すブロック図。
を示すブロック図。
【図４】図３の処理装置の動作を示すタイミング図。
【図５】デジタル信号処理装置の概略を示すブロック
図。
図。
【図６】従来の入力デ−タのフォ−マットを示すタイミ
ング図。
ング図。
【図７】従来の入力デ−タのフォ−マットを示すタイミ
ング図。
ング図。
【図８】従来の入力デ−タのフォ−マットを示すタイミ
ング図。
ング図。
【図９】従来の入力デ−タのフォ−マットを示すタイミ
ング図。
ング図。
【図１０】従来の入力デ−タのフォ−マットを示すタイ
ミング図。
ミング図。
１１ …入力インタ−フェイス部、 １２ …出力インタ−フェイス部、 １３ …演算部、 ２１ …ＳＩＰＯ回路、 ２２，３１ …ＰＩＰＯ回路、 ２３，３３ …エッジ検出回路、 ２４，３４ …遅延回路、 ２５ …バス ３２ …ＰＩＳＯ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒川 毅 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内
Claims (3)
- 【請求項１】 ラッチクロックを受けると外部デ−タを
ラッチし、前記外部デ−タをバスに出力する手段と、制
御クロックのエッジを検出するとパルス信号を生成する
エッジ検出回路と、前記パルス信号を一定時間だけ遅延
させた信号を、前記ラッチクロックとして前記手段に与
えると共にプログラムカウンタリセット信号としてデ−
タの処理を制御する回路に与える遅延回路とを具備する
ことを特徴とするデジタル信号処理装置。 - 【請求項２】 ラッチクロックを受けると内部デ−タを
ラッチし、前記内部デ−タを外部に出力する手段と、制
御クロックのエッジを検出するとパルス信号を生成する
エッジ検出回路と、前記パルス信号を一定時間だけ遅延
させた信号を、前記ラッチクロックとして前記手段に与
えると共にプログラムカウンタリセット信号としてデ−
タの処理を制御する回路に与える遅延回路とを具備する
ことを特徴とするデジタル信号処理装置。 - 【請求項３】 前記デ−タの処理を制御する回路は、プ
ログラムメモリのアドレス生成回路であることを特徴と
する請求項１又は２に記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090899A JPH08288849A (ja) | 1995-04-17 | 1995-04-17 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090899A JPH08288849A (ja) | 1995-04-17 | 1995-04-17 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288849A true JPH08288849A (ja) | 1996-11-01 |
Family
ID=14011254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090899A Pending JPH08288849A (ja) | 1995-04-17 | 1995-04-17 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (ko) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | 메모리를 제어하는 클럭 발생 장치를 구비하는 반도체메모리 장치 및 클럭 발생 방법 |
-
1995
- 1995-04-17 JP JP7090899A patent/JPH08288849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434492B1 (ko) * | 2001-09-27 | 2004-06-05 | 삼성전자주식회사 | 메모리를 제어하는 클럭 발생 장치를 구비하는 반도체메모리 장치 및 클럭 발생 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422914A (en) | System and method for synchronizing data communications between two devices operating at different clock frequencies | |
| IE62033B1 (en) | Apparatus and method for converting floating point data formats in a microprocessor | |
| KR950012379B1 (ko) | 직렬 비트 디지털 신호 처리 장치 | |
| JPH08288849A (ja) | デジタル信号処理装置 | |
| JP2845115B2 (ja) | デジタル信号処理回路 | |
| JP2004071103A (ja) | 自己同期型ｆｉｆｏメモリ装置 | |
| JP3004972B2 (ja) | データ処理装置 | |
| JPH07325581A (ja) | 楽音発生装置 | |
| JP2518387B2 (ja) | シリアルデ―タ伝送回路 | |
| US20020172311A1 (en) | Large-input-delay variation tolerant (lidvt) receiver adopting FIFO mechanism | |
| JPH05100844A (ja) | マイクロ・プロセツサのプログラムウエイト制御回路 | |
| JPS61196473A (ja) | Ｐｃｍ方式信号再生装置 | |
| JP2510268B2 (ja) | デ―タ保持回路 | |
| SU1741271A2 (ru) | Преобразователь кодов | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| JP2536489B2 (ja) | 圧縮デ−タ復号化装置 | |
| JPS59131214A (ja) | 信号遅延回路 | |
| US5359145A (en) | Time-divisional data register | |
| JPH0522120A (ja) | カウンタ回路 | |
| JPH0267665A (ja) | インタフェイス回路 | |
| JP2907040B2 (ja) | 波形メモリのテスト機能を備えた音源装置 | |
| EP0636992A1 (en) | Pipeline operator | |
| JPH05315971A (ja) | シリアル−パラレル変換回路 | |
| JPH04312119A (ja) | 演算フラグ生成方式 | |
| JPH0754913B2 (ja) | デ−タ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20060208 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080415 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20080613 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20080708 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20080714 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20110718 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20140718 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20140718 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |