JPS61294581A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるメモリアクセス制御装置
に関し、特に１個以上の要素から成るデータの連続した
アクセスの制御を行なうメモリアクセス制御装置に関す
る。

〔従来の技術〕

従来、ベクトルデータの如く複数要素から成るデータの
連続したアクセス制御を行なうメモリアクセス制御装置
として２本発明者は昭和５８年１２月２３日付で出願し
た特願昭５８−２４３３２３号明細書に記載の発明の名
称「メモリアクセス制御装置」を提案している。この提
案したメモリアクセス制御装置は、先頭要素のメモリ単
位のアドレス情報、たとえばバンクアドレスと要素数と
から先行してアクセスされるデータの最終要素のメモリ
単位のアドレス情報を求めて保持し、引続いてアクセス
される後続データの先頭要素のメモリ単位のアドレス情
報と保持されている先行データの最終要素のメモリ単位
のアドレス情報との差と。

使用状態になっているメモリ単位の幅を比較し。

比較結果によって後続データのアクセスを開始しても先
行データのアクセスによって使用状態になっているメモ
リ単位に対して後続データのアクセスがなされないこと
を示す信号を送出し、後続データのアクセス要素の送出
開始を可能とするよう制御している。

〔発明が解決しようとする問題点〕

離し、メモリを縮退した状態で動作するような。

メモリ単位数が可変であるような情報処理装置において
は、メモリ単位数によりて取扱うメモリ単位のアト９レ
ス情報の差の範囲が異なシ、使用状態になっているメモ
リ単位の幅との比較が正しく行なわれない。その為、後
続データのアクセス開始可能を示す信号が誤って有効、
すなわち論理レベル″′１″になることがあるため、ア
クセス開始可能信号を無効としなければならず、ハード
ウェアの使用効率が落ちてしまう欠点がある。或いは、
逆に、実際には後続データのアクセス開始が可能となっ
ているにも拘らず、アクセス開始可能信号が無効、すな
わち論理レベル“Ｏ″のままとなることがあるため、性
能を低下せしめるという欠点がある。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、互いに独立にアク
セス可能な複数のメモリ単位から構成され、メモリ単位
類に番地付けがなされたメモリに対して、各要素がメモ
リ上に連続に配置され１個以上の要素から成るデータの
アクセスを制御するメモリアクセス制御装置であって。

データの要素数を供給する要素数供給手段と。

先頭要素のメモリ単位のアドレス情報を供給するアドレ
ス情報供給手段と。

前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報から最終要素のメモリ単位のアドレス情報を計
算するアドレス情報計算手段と。

該最終要素のアドレス情報を保持するアドレス情報保持
手段と。

前記最終要素のメモリ単位が使用状態でなくなるまでの
時間情報を計算する時間情報計算手段と。

前記時間情報を保持する時間情報保持手段と。

前記アドレス情報保持手段に保持されている第１のデ〜
りの最終要素のメモリ単位のアドレス情報と、前記第１
のデータに引続いてアクセスされる第２のデータの先頭
要素のメモリ単位のアドレス情報との差を計算する差計
算手段と。

メモリ単位数を規定するモード信号によって前記差計算
手段により計算されたアドレス情報の差を補正する補正
手段と。

、該補正手段により補正されたアドレス情報の差と前記
時間情報保持手段に保持されている時間情報とを比較す
る比較手段と。

該比較手段の結果によシ前記第２のデータのアクセス要
求を可能とする手段とを含むことを特徴としている。

〔実施例〕

以下２本発明−の実施例について図面を参照して詳細に
説明する。

第１図は本発明による・メモリアクセス制御装置の一実
施例の構成を示しだブロック図である。図において２本
実施例のメモリアクセス制御装置は。

加算回路１．レジスタ２．減算回路３．ケ９−ト回路４
．シフト回路５．レジスタ６、減算口−路７゜減算回路
８及び反転回路９から構成されている。

加算回路１は、結線１０１を介して供給されるデータの
先頭要素のパンクアドレスと結線１０２を介して供給さ
れるデータの要素数とを加算し。

この加算結果から値“１″を減じてデータの最終要素の
パンクアドレスを計算し、結線１０３を介してレジスタ
２に供給される。

レジスタ２は、結線１０３を介して供給される前記加算
回路１の出力であるデータの最終要素のパンクアドレス
を保持し、この保持内容は結線１０４を介して減算回路
３に供給される。

減算回路３は、結線１０４を介して供給されるデータの
最終要素のパンクアドレスから結線１０１を介して供給
されるデータの先頭要素のパンクアドレスを減じてそれ
らの差を計算し、結線１０５を介してケ°−ト回路４に
供給される。ここで、減算回路３に供給されるデータの
最終要素のパンクアドレス゛と先頭要素のパンクアドレ
スは、同一のデータの最終要素および先頭要素のパンク
アドレスではなく、最終要素のパンクアドレスは先行し
てアクセスされるデータの最終要素のパンクアドレスで
あり、先頭要素のパンクアドレスは最終要素を含む先行
のデータに引続いてアクセスされるデータの先頭要素の
パンクアドレスであることに注意されたい。

ｅ−）回路４は、結線１０５を介して供給される先行デ
ータの最終要素のパンクアドレスと後続データの先頭要
素のパンクアドレスとの差を、結線１０６を介して供給
されるメモリパンク数情報によってマスクし、結線１０
７を介してシフト回路５に供給される。本実施例では、
メモリバンク数ｉｄ、２５６パンク、１２８バンク及び
６４バンクの３通シのモードがあるとし、２５６バンク
の場合には結線１０５で与えられる全ビットがそのｉま
結線１０７に、１２８パンクの場合には結線１０５で与
えられる最上位ビットが１０７″とされて結線１０７に
、６４バンクの場合には結線１０５で与えられる上位の
２ビツトがｔｔ　Ｏｎとされて結線１０７に出力するよ
うケ９−ト回路４では制御される。

シフト回路５は、結線１０７を介して供給されるマスク
されたパンクアドレスの差を、結線１０８を介して供給
される演算パイプライン本数情報によって右にシフトさ
れて、結線１０９を介して減算回路８に供給される。本
実施例では、演算・ぐイブライン本数は、４本、２本お
よび１本の３通りのモードがあり、４本の場合は４要素
、２本の場合は２要素間時にアクセスできるとし、４本
の場合は右に２ビツトシフト、２本の場合は右に１ビツ
トシフトそして１本の場合はシフトしないという制御を
シフト回路５では行なう。

レジスタ６は、結線１１０を介して供給されるメモリ・
パンク・サイクル時間情報と結線１１１を介して供給さ
れる減算回路７の出力とを、結線１１２を介して供給さ
れるアクセス信号によって選択的に供給され、出力は結
線１１３を介して減算回路７および８に供給される。こ
のレジスタ６では、アクセス信号の論理値がＯ”の場合
には減算回路７の出力が、アクセス信号の論理値が１”
の場合にはメモリ・パンク・サイクル時間情報が選択さ
れる。また、レジスタ６は、保持しているデータが′０
”になるとアクセス信号が６１”になるまでは′Ｏ”の
まま保持するよう制御される。

減算回路７は、結線１１３を介して供給されるレジスタ
６に保持されている内容を１”減じる回路で、結線１１
１を介してレジスタ６に供給される。

減算回路８は、結線１０９を介して供給されるシフトさ
れたパンクアドレスの差から結線１１３を介して供給さ
れるレジスタ６に保持されている内容を減じることによ
シ、これらを比較し、減算結果の符号を結線１１４を介
して反転回路９に供給される。

反転回路９は、結線１１４を介して供給される符号の極
性を反転し、結線１１５を介してアクセス開始有効信号
が送出される。

々お２本実施例では、メモリのバンク数は最大で２５６
で、データの要素数のとシうる最大値は。

演算パイプライン本数が４本の場合は２５−６　、２本
の場合は１２８．１本の場合は６４とするので。

結線１０１〜１０５．１０７．１０９は８ビット幅、ま
た。メモリ・パンク・サイクル時間は１６クロツクサイ
クルとし、結線１１０，１１１゜１１３も８ビット幅で
表わすこととする。

次に第２図、第３図及び第４図のタイムチャートをも参
照して本発明の一実施例の動作について詳細に説明する
。ここで、第２図は演算・ぐイブライン本数が４本、メ
モリバンク数が２５６の例。

第３図は演算パイプライン本数が２本、メモリバンク数
が２５６の例、第４図は演算パイプライン本数が４本、
メモリバンク数が１２８の例で、データの要素数は、先
行データ、後続データとも第２図、第４図では２５６．
第３図では１２８である。

第２図を参照すると、先行データの先頭要素のバンクア
ドレスを１（０１１１１１後続データの先頭要素のバン
クアドレスを”　１９３”とする。まず。

先行データに対するアクセス要求が発せられると。

結線１０１を介して供給される先頭要素のバンクアドレ
ス″０”と結線１０２を介して供給される要素数″′２
５６”が加算回路１に供給され、先行データの最終要素
のバンクアドレス゛２５５”がレジスタ２に取込まれる
。

該レジスタ２２は、メモリに対して後続データのアクセ
ス要求の送出が開始されるまで、先行データの最終要素
のバンクアドレス″′２５５”が保持される。後続デー
タのアクセス要求が発せられると、減算回路３によりて
レジスタ２に保持されている先行データの最終要素のバ
ンクアドレス″′２５５”と結線１０１によって供給さ
れる後続データの先頭要素のバンクアドレス″′１９３
”との差″６２″すなわち２進表示で００１１１１１０
”が計算される。

メモリバンク数が２５６の場合はダート回路４では何の
動作も行なわれず、演算パイプライン本数が４本の場合
はシフト回路５では右に２ビツトシフトされるから、結
線１０９を介して減算回路８には２進表示で”　０００
０１１１１”すなわち値″１５”が供給される。この値
は、後続データのメモリに対するアクセス要求の送出が
開始されてから１５クロツクサイクル後に先行データの
最終要素のバンクに対して、後続データの要素のアクセ
ス要求が送出されることを意味する。

第１のデータの最終要素のアクセス要求がメモリに対し
て送出されたタイミングＴ６３では結線１１２の論理値
はｎ　１ｎになり、レジスタ６には結線１１０を介して
メモリ・バンク・サイクル時間”　１６　”が供給され
る。タイミングＴ６４では先行データによるメモリに対
するアクセス要求は送出されず、また減算回路８では結
線１０９を介して供給されるシフトされたバンクアドレ
スの差″″１５”から結線１１３を介して供給されるレ
ジスタ６に保持されている内容パ１６”が減じられる。

その差は負になるため結線１１４からは１″が出力され
２反転回路９によってアクセス開始有効信号は０”にな
る。その結果、タイミングＴ６４ではメモリに対するア
クセス要求は送出されず。

結線１１２からは論理値″′Ｏ”が供給され、レジスタ
６で保持する内容は減算回路７により値“１″減じられ
′１５”になる。

次のタイミングＴ６５では、レジスタ６で保持されてい
る値は１５”で、又レジスタ２で保持されている値はま
だ第２のデータのアクセス要求がメモリに対して送出さ
れていないから”　２５５”のままであるから減算回路
８の結果は°゛Ｏ”になシ。

結、線１１４からは°゛０”が送出され反転回路９でパ
１”になりて、結線１１５を介しアクセス開始有効信号
として第２のデータのアクセス要求がメモリに対して送
出され始める。

次に、第３図を参照すると、先行データの先頭要素のバ
ンクアドレスを１°１２８”、後続データの先頭要素の
バンクアドレスを”　１９３”とする。第２図の例と同
様に、先行データに対するアクセス要求が発せられると
、加算回路１において、結線１０１を介して供給される
先頭要素のバンクアドレス″′１２８”と結線１０２を
介して供給される要素数”１２８”とから最終要素のパ
ンクアドレス″′２５５”が計算され、レジスタ２に取
込まれる。

引続いて後続データのアクセス要求が発せられると、減
算回路３によってレジスタ２に保持されている先行デー
タの最終要素のパンクアドレス゛２５５”と結線１０１
を介して供給される後続データの先頭要素のパンクアド
レス″’１９３’との差”　６２’ｆｆｘｂ　チ２　進
表示−ｃ’−００１１１１１０’　力計ＪＥされる。

メモリバンク数が２５６で演算パイグライン本数が２本
であるから、シフト回路５ではパンクアドレス差″′６
２”が右に１ビツトシフトされ、減算回路８に結線１０
９を介して、２進表示で’０００１１１１１　’すなわ
ち値″’３１”が供給される。

第１のデータの最終要素のアクセス要求がメモリに対し
て送出されたタイミングＴ６３では結線１１２の論理値
はパ１ｎであり、レジスタ６には結線１１０を介してメ
モリ・パンク・サイクル時間″１６”が供給される。タ
イミングＴ６４では先行データによるメモリに対するア
クセス要求はすでに終了しており、また減算回路８では
シフトされたパンクアドレスの差Ｉｔ　３１　＃からレ
ジスタ６に保持されている値″１６”が減じられる。そ
の差が正になるため結線１１４からは′Ｏ”が出力され
。

反転回路９によシ結線１１５から後続データのアクセス
開始有効信号が′１″になって出力され。

後続データのアクセス要求のメモリへの送出が開始され
る。

最後に、第４図を参照すると、先行データの先頭要素の
パンクアドレスを゛′Ｏｎ、後続データの先頭要素のパ
ンクアドレスを′６５”とする。先行データに対するア
クセス要求が発せられると、加算回路１において、結線
１０１を介して供給される先頭要素のパンクアドレス″
ａ　ＯＨと結線１０２を介して供給される要素数’２５
６”から値”　２５５　’が得られてレジスタ２に取込
まれる。ここで、先行データの最終要素のパンクアドレ
スはメモリバンク数が１２８であるため、１２８を法と
する値”　１２７”であるが、加算回路１およびレジス
タ２は８ビツト幅であるため、レジスタ２には値″’　
２５５　”が取込まれる。

引続いて後続データのアクセス要求が発せられると、減
算回路３において、レジスタ２に保持されている値”　
２５５”から結線１０１を介して供給される後続データ
のパンクアドレス″′６５＃が減じられ、その差″′１
９０”すなわち２進表示で”１０１１１１１０”がダー
ト回路４に供給される。

メモリバンク数は１２８であるから、ｒ−ト回路４では
結線１０５を介して供給される８ビツトのデータの内、
最上位ビットを０”にする。この場合、減算回路３の出
力”　１９０”をダート回路４は２進表示で”　００１
１１１１０　”すなわち’　６２　”として、シフト回
路５に供給される。又、演算・母イブライン本数は４本
であるから、シフト回路５では結線１０７を介して供給
される値″’　６２　”が右に２ビツトシフトされ、値
″’　１５　″が減算回路６に結線１０９を介して供給
される。

一方、タイミングＴ’ａｓでは、先行データの最後のア
クセス要求がメモリに送出され、レジスタ６にはメモリ
・パンク・アクセス時間パ１６”が取込まれ、タイミン
グＴ６４では減算回路８の出力が負になるため、後続デ
ータのアクセス開始はできず。

レジスタ６に保持されている値が′１”減じられて”°
１５”になる。したがって、タイミングＴ’ａｓで。

減算回路８の計算結果が０”になり、結線１１４から°
Ｏ”が送出されて２反転回路９によシ゛１”になって結
線１１５を介して後続データのアクセス開始有効信号と
して送出され、後続データのメモリに対するアクセス要
求の送出が開始される。

〔発明の効果〕

以上説明したように２本発明によれば、先行してアクセ
スされる第１のデータの最終要素のアドレス情報と、第
１のデータに引続いてアクセスされる第２のデータの先
頭要素のアドレス情報の差を、メモリ単位数を規定する
モード信号によって補正する補正手段を設けることによ
シ、メモリ単位数が可変であっても、第１のデータのア
クセス要求の送出終了後に、正しく第２のデータのアク
セス開始有効信号を生成でき、ハードウェア使用効率お
よび実効性能が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリアクセス制御装置の一実施
例の構成を示したブロック図、第２図。 第３図及び第４図はそれぞれ本発明の動作例を示すタイ
ムチャートである。 １・・・加算回路、２・・・レジスタ、３・・・減算回
路。 ４・・・タート回路、５・・・シフト回路、６・・・レ
ジスタ。 ７．８・・・減算回路、９・・・反転回路、１０１〜１
１５メモリパンク数情報　アクセス信号 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 １、互いに独立にアクセス可能な複数のメモリ単位から
   構成され、メモリ単位順に番地付がなされたメモリに対
   して、各要素がメモリ上に連続に配置され１個以上の要
   素からなるデータのアクセスを制御するメモリアクセス
   制御装置であって、データの要素数を供給する要素数供
   給手段と、先頭要素のメモリ単位のアドレス情報を供給
   するアドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
   レス情報から最終要素のメモリ単位のアドレス情報を計
   算するアドレス情報計算手段と、該最終要素のメモリ単
   位のアドレス情報を保持するアドレス情報保持手段と、 前記最終要素のメモリ単位が使用状態でなくなるまでの
   時間情報を計算する時間情報計算手段と、前記時間情報
   を保持する時間情報保持手段と、前記アドレス情報保持
   手段に保持されている第１のデータの最終要素のメモリ
   単位のアドレス情報と、前記第１のデータに引続いてア
   クセスされる第２のデータの先頭要素のメモリ単位のア
   ドレス情報との差を計算する差計算手段と、 メモリ単位数を規定するモード信号によって前記差計算
   手段により計算されたアドレス情報の差を補正する補正
   手段と、 該補正手段により補正されたアドレス情報の差と前記時
   間情報保持手段に保持されている時間情報とを比較する
   比較手段と、 該比較手段の結果により前記第２のデータのアクセス要
   求を可能とする手段とを含むことを特徴とするメモリア
   クセス制御装置。