JPH0355863B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるメモリアクセス
制御装置に関し、特に１個以上の要素から成るデ
ータの連続したアクセスの制御を行なうメモリア
クセス制御装置に関する。

〔従来の技術〕

従来、ベクトルデータの如く複数要素から成る
データの連続したアクセス制御を行なうメモリア
クセス制御装置として、本発明者は昭和58年12月
23日付で出願した特願昭58−243323号明細書に記
載の発明の名称「メモリアクセス制御装置」を提
案している。この提案したメモリアクセス制御装
置は、先頭要素のメモリ単位のアドレス情報、た
とえばバンクアドレスと要素数とから先行してア
クセスされるデータの最終要素のメモリ単位のア
ドレス情報を求めて保持し、引続いてアクセスさ
れる後続データの先頭要素のメモリ単位のアドレ
ス情報と保持されている先行データの最終要素の
メモリ単位のアドレス情報との差と、使用状態に
なつているメモリ単位の幅を比較し、比較結果に
よつて後続データのアクセスを開始しても先行デ
ータのアクセスによつて使用状態になつているメ
モリ単位に対して後続データのアクセスがなされ
ないことを示す信号を送出し、後続データのアク
セス要素の送出開始を可能とするよう制御してい
る。

〔発明が解決しようとする問題点〕

しかしながら、上述したような従来のメモリア
クセス制御装置は、たとえばあるメモリ単位に障
害が発生したような場合に少なくとも障害を発生
したメモリ単位を含む１つ以上のメモリ単位を切
離し、メモリを縮退した状態で動作するような、
メモリ単位数が可変であるような情報処理装置に
おいては、メモリ単位数によつて取扱うメモリ単
位のアドレス情報の差の範囲が異なり、使用状態
になつているメモリ単位の幅との比較が正しく行
なわれない。その為、後続データのアクセス開始
可能を示す信号が誤つて有効、すなわち論理レベ
ル“１”になることがあるため、アクセス開始可
能信号を無効としなければならず、ハードウエア
の使用効率が落ちてしまう欠点がある。或いは、
逆に、実際には後続データのアクセス開始が可能
となつているにも拘わらず、アクセス開始可能信
号が無効、すなわち論理レベル“０”のままとな
ることがあるため、性能を低下せしめるという欠
点がある。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、互いに独
立にアクセス可能な複数のメモリ単位から構成さ
れ、メモリ単位順に番地付けがなされたメモリに
対して、各要素がメモリ上に連続に配置され１個
以上の要素から成るデータのアクセスを制御する
メモリアクセス制御装置であつて、 データの要素数を供給する要素数供給手段と、 先頭要素のメモリ単位のアドレス情報を供給す
るアドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
位のアドレス情報から最終要素のメモリ単位のア
ドレス情報を計算するアドレス情報計算手段と、 該最終要素のアドレス情報を保持するアドレス
情報保持手段と、 前記最終要素のメモリ単位が使用状態でなくな
るまでの時間情報を計算する時間情報計算手段
と、 前記時間情報を保持する時間情報保持手段と、 前記アドレス情報保持手段に保持されている第
１のデータの最終要素のメモリ単位のアドレス情
報と、前記第１のデータに引続いてアクセスされ
る第２のデータの先頭要素のメモリ単位のアドレ
ス情報との差を計算する差計算手段と、 メモリ単位数を規定するモード信号によつて前
記差計算手段により計算されたアドレス情報の差
を補正する補正手段と、 該補正手段により補正されたアドレス情報の差
と前記時間情報保持手段に保持されている時間情
報とを比較する比較手段と、 該比較手段の結果により前記第２のデータのア
クセス要求を可能とする手段とを含むことを特徴
としている。

〔実施例〕

以下、本発明の実施例について図面を参照して
詳細に説明する。

第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図である。図
において、本実施例のメモリアクセス制御装置
は、加算回路１、レジスタ２、減算回路３、ゲー
ト回路４、シフト回路５、レジスタ６、減算回路
７、減算回路８及び反転回路９から構成されてい
る。

加算回路１は、結線１０１を介して供給される
データの先頭要素のバンクアドレスと結線１０２
を介して供給されるデータの要素数とを加算し、
この加算結果から値“１”を減じてデータの最終
要素のバンクアドレスを計算し、結線１０３を介
してレジスタ２に供給される。

レジスタ２は、結線１０３を介して供給される
前記加算回路１の出力であるデータの最終要素の
バンクアドレスを保持し、この保持内容は結線１
０４を介して減算回路３に供給される。

減算回路３は、結線１０４を介して供給される
データの最終要素のバンクアドレスから結線１０
１を介して供給されるデータの先頭要素のバンク
アドレスを減じてそれらの差を計算し、結線１０
５を介してゲート回路４に供給される。ここで、
減算回路３に供給されるデータの最終要素のバン
クアドレスと先頭要素のバンクアドレスは、同一
のデータの最終要素および先頭要素のバンクアド
レスではなく、最終要素のバンクアドレスは先行
してアクセスされるデータの最終要素のバンクア
ドレスであり、先頭要素のバンクアドレスは最終
要素を含む先行のデータに引続いてアクセスされ
るデータの先頭要素のバンクアドレスであること
に注意されたい。

ゲート回路４は、結線１０５を介して供給され
る先行データの最終要素のバンクアドレスと後続
データの先頭要素のバンクアドレスとの差を、結
線１０６を介して供給されるメモリバンク数情報
によつてマスクし、結線１０７を介してシフト回
路５に供給される。本実施例では、メモリバンク
数は、256バンク、128バンク及び64バンクの３通
りのモードがあるとし、256バンクの場合には結
線１０５で与えられる全ビツトがそのまま結線１
０７に、128バンクの場合には結線１０５で与え
られる最上位ビツトが“０”とされて結線１０７
に、64バンクの場合には結線１０５で与えられる
上位の２ビツトが“０”とされて結線１０７に出
力するようゲート回路４では制御される。

シフト回路５は、結線１０７を介して供給され
るマスクされたバンクアドレスの差を、結線１０
８を介して供給される演算パイプライン本数情報
によつて右にシフトされて、結線１０９を介して
減算回路８に供給される。本実施例では、演算パ
イプラインの本数は、４本、２本および１本の３
通りのモードがあり、４本の場合は４要素、２本
の場合は２要素同時にアクセスできるとし、４本
の場合は右に２ビツトシフト、２本の場合は右に
１ビツトシフトそして１本の場合はシフトしない
という制御をシフト回路５では行なう。

レジスタ６は、結線１１０を介して供給される
メモリ・バンク・サイクル時間情報と結線１１１
を介して供給される減算回路７の出力とを、結線
１１２を介して供給されるアクセス信号によつて
選択的に供給され、出力は結線１１３を介して減
算回路７および８に供給される。このレジスタ６
では、アクセス信号の論理値が“０”の場合には
減算回路７の出力が、アクセス信号の論理値が
“１”の場合にはメモリ・バンク・サイクル時間
情報が選択される。また、レジスタ６は、保持し
ているデータが“０”になるとアクセス信号が
“１”になるまでは“０”のまま保持するよう制
御される。

減算回路７は、結線１１３を介して供給される
レジスタ６に保持されている内容を“１”減じる
回路で、結線１１１を介してレジスタ６に供給さ
れる。

減算回路８は、結線１０９を介して供給される
シフトされたバンクアドレスの差から結線１１３
を介して供給されるレジスタ６に保持されている
内容を減じることにより、これらを比較し、減算
結果の符号を結線１１４を介して反転回路９に供
給される。

反転回路９は、結線１１４を介して供給される
符号の極性を反転し、結線１１５を介してアクセ
ス開始有効信号が送出される。

なお、本実施例では、メモリのバンク数は最大
で256で、データの要素数をとりうる最大値は、
演算パイプライン本数が４本の場合は256、２本
の場合は128、１本の場合は64とするので、結線
１０１〜１０５，１０７，１０９は８ビツト幅、
また、メモリ・バンク・サイクル時間は16クロツ
クサイクルとし、結線１１０，１１１，１１３も
８ビツト幅で表わすこととする。

次に第２図、第３図及び第４図のタイムチヤー
トをも参照して本発明の一実施例の動作について
詳細に説明する。ここで、第２図は演算パイプラ
イン本数が４本、メモリバンク数が256の例、第
３図は演算パイプライン本数が２本、メモリバン
ク数が256の例、第４図は演算パイプライン本数
が４本、メモリバンク数が128の例で、データの
要素数は、先行データ、後続データとも第２図、
第４図では256、第３図では128である。

第２図を参照すると、先行データの先頭要素の
バンクアドレスを“０”、後続データの先頭要素
のバンクアドレスを“193”とする。まず、先行
データに対するアクセス要求が発せられると、結
線１０１を介して供給される先頭要素のバンクア
ドレス“０”と結線１０２を介して供給される要
素数“256”が加算回路１に供給され、先行デー
タの最終要素のバンクアドレス“255”がレジス
タ２に取込まれる。

該レジスタ２２では、メモリに対して後続デー
タのアクセス要求の送出が開始されるまで、先行
データの最終要素のバンクアドレス“255”が保
持される。後続データのアクセス要求が発せられ
ると、減算回路３によつてレジスタ２に保持され
ている先行データの最終要素のバンクアドレス
“255”と結線１０１によつて供給される後続デー
タの先頭要素のバンクアドレス“193”との差
“62”すなわち２進表示で“00111110”が計算さ
れる。

メモリバンク数が256の場合はゲート回路４で
は何の動作も行なわれず、演算パイプライン本数
が４本の場合はシフト回路５は右に２ビツトシフ
トされるから、結線１０９を介して減算回路８に
は２進表示で“00001111”すなわち値“15”が供
給される。この値は、後続データのメモリに対す
るアクセス要求の送出が開始されてから15クロツ
クサイクル後に先行データの最終要素のバンクに
対して、後続データの要素のアクセス要求が送出
されることを意味する。

第１のデータの最終要素のアクセス要求がメモ
リに対して送出されたタイミングT₆₃では結線１
１２の論理値は“１”になり、レジスタ６には結
線１１０を介してメモリ・バンク・サイクル時間
“16”が供給される。タイミングT₆₄では先行デ
ータによるメモリに対するアクセス要求は送出さ
れず、また演算回路８では結線１０９を介して供
給されるシフトされたバンクアドレスの差“15”
から結線１１３を介して供給されるレジスタ６が
保持されている内容“16”が減じられる。その差
は負になるため結線１１４からは“１”が出力さ
れ、反転回路９によつてアクセス開始有効信号は
“０”になる。その結果、タイミングT₆₄ではメ
モリに対するアクセス要求は送出されず、結線１
１２からは論理値“０”が供給され、レジスタ６
で保持する内容は減算回路７により値“１”減じ
られ、“15”になる。

次のタイミングT₆₅では、レジスタ６で保持さ
れている値は“15”で、又レジスタ２で保持され
ている値はまだ第２のデータのアクセス要求がメ
モリに対して送出さていないから“255”のまま
であるから減算回路８の結果は“０”になり、結
線１１４からは“０”が送出され反転回路９で
“１”になつて、結線１１５を介しアクセス開始
有効信号として第２のデータのアクセス要求がメ
モリに対して送出され始める。

次に、第３図を参照すると、先行データの先頭
要素のバンクアドレスを“128”、後続データの先
頭要素のバンクアドレスを“193”とする。第２
図の例と同様に、先行データに対するアクセス要
求が発せられると、加算回路１において、結線１
０１を介して供給される先頭要素のバンクアドレ
ス“128”と結線１０２を介して供給される要素
数“128”とから最終要素のバンクアドレス
“255”が計算され、レジスタ２に取込まれる。

引続いて後続データのアクセス要求が発せられ
ると、減算回路３によつてレジスタ２に保持され
ている先行データの最終要素のバンクアドレス
“255”と結線１０１を介して供給される後続デー
タの先頭要素のバンクアドレス“193”との差
“62”すなわち２進表示で“00111110”が計算さ
れる。

メモリバンク数が256で演算パイプライン本数
が２本であるから、シフト回路５ではバンクアド
レス差“62”が右に１ビツトシフトされ、減算回
路８に結線１０９を介して、２進表示で
“00011111”すなわち値“31”が供給される。

第１のデータの最終要素のアクセス要求がメモ
リに対して送出されたタイミングT₆₃では結線１
１２の論理値は“１”であり、レジスタ６には結
線１１０を介してメモリ・バンク・サイクル時間
“16”が供給される。タイミングT₆₄では先行デ
ータによるメモリに対するアクセス要求はすでに
終了しており、また減算回路８ではシフトされた
バンクアドレスの差“31”からレジスタ６に保持
されている値“16”が減じられる。その差が正に
なるため結線１１４からは“０”が出力され、反
転回路９により結線１１５から後続データのアク
セスの開始有効信号が“１”になつて出力され、
後続データのアクセス要求のメモリへの送出が開
始される。

最後に、第４図を参照すると、先行データの先
頭要素のバンクアドレスを“０”、後続データの
先頭要素のバンクアドレスを“65”とする。先行
データに対するアクセス要求が発せられると、加
算回路１において、結線１０１を介して供給され
る先頭要素のバンクアドレス“０”と結線１０２
を介して供給される要素数“256”から値“255”
が得られてレジスタ２に取込まれる。ここで、先
行データの最終要素のバンクアドレスはメモリバ
ンク数が128であるため、128を法とする値“127”
であるが、加算回路１およびレジスタ２は８ビツ
ト幅であるため、レジスタ２には値“255”が取
込まれる。

引続いて後続データのアクセス要求が発せられ
ると、減算回路３において、レジスタ２に保持さ
れている値“255”から結線１０１を介して供給
される後続データのバンクアドレス“65”が減じ
られ、その差“190”すなわち２進表示で
“10111110”がゲート回路４に供給される。

メモリバンク数は128であるから、ゲート回路
４では結線１０５を介して供給される８ビツトの
データの内、最上位ビツトを“０”にする。この
場合、減算回路３の出力“190”をゲート回路４
は２進表示で“00111110”すなわち“62”とし
て、シフト回路５に供給される。又、演算パイプ
ライン本数は４本であるから、シフト回路５では
結線１０７を介して供給される値“62”が右に２
ビツトシフトされ、値“15”が減算回路６に結線
１０９を介して供給される。

一方、タイミングT₆₃では、先行データの最後
のアクセス要求がメモリに送出され、レジスタ６
にはメモリ・バンク・アクセス時間“16”が取込
まれ、タイミングT₆₄では減算回路８の出力が負
になるため、後続データのアクセス開始はでき
ず、レジスタ６に保持されている値が“１”減じ
られて“15”になる。したがつて、タイミング
T₆₅で、減算回路８の計算結果が“０”になり、
結線１１４から“０”が送出されて、反転回路９
により“１”になつて結線１１５を介して後続デ
ータのアクセス開始有効信号として送出され、後
続データのメモリに対するアクセス要求の送出が
開始される。

〔発明の効果〕

以上説明したように、本発明によれば、先行し
てアクセスされる第１のデータの最終要素のアド
レス情報と、第１のデータに引続いてアクセスさ
れる第２のデータの先頭要素のアドレス情報の差
を、メモリ単位数を規定するモード信号によつて
補正する補正手段を設けることにより、メモリ単
位数が可変であつても、第１のデータのアクセス
要求の送出終了後、正しく第２のデータのアクセ
ス開始有効信号を生成でき、ハードウエア使用効
率および実効性能が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図、第２図、
第３図及び第４図はそれぞれ本発明の動作例を示
すタイムチヤートである。 １……加算回路、２……レジスタ、３……減算
回路、４……ゲート回路、５……シフト回路、６
……レジスタ、７，８……減算回路、９……反転
回路、１０１〜１１５……結線。

Claims (1)

1. 【特許請求の範囲】 １ 互いに独立にアクセス可能な複数のメモリ単
   位から構成され、メモリ単位順に番地付がなされ
   たメモリに対して、各要素がメモリ上に連続に配
   置され１個以上の要素からなるデータのアクセス
   を制御するメモリアクセス制御装置であつて、 データの要素数を供給する要素数供給手段と、 先頭要素のメモリ単位のアドレス情報を供給す
   るアドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
   位のアドレス情報から最終要素のメモリ単位のア
   ドレス情報を計算するアドレス情報計算手段と、 該最終要素のメモリ単位のアドレス情報を保持
   するアドレス情報保持手段と、 前記最終要素のメモリ単位が使用状態でなくな
   るまでの時間情報を計算する時間情報計算手段
   と、 前記時間情報を保持する時間情報保持手段と、 前記アドレス情報保持手段に保持されている第
   １のデータの最終要素のメモリ単位のアドレス情
   報と、前記第１のデータに引続いてアクセスされ
   る第２のデータの先頭要素のメモリ単位のアドレ
   ス情報との差を計算する差計算手段と、 メモリ単位数を規定するモード信号によつて前
   記差計算手段により計算されたアドレス情報の差
   を補正する補正手段と、 該補正手段により補正されたアドレス情報の差
   と前記時間情報保持手段に保持されている時間情
   報とを比較する比較手段と、 該比較手段の結果により前記第２のデータのア
   クセス要求を可能とする手段とを含むことを特徴
   とするメモリアクセス制御装置。