JPH0354379B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるメモリアクセス
制御装置に関し、特に１個以上の要素から成るデ
ータの連続したアクセスの制御を行なうメモリア
クセス制御装置に関する。

〔従来の技術〕

従来、ベクトルデータの如く複数要素から成る
データの連続したアクセスの制御を行なうメモリ
アクセス制御装置として、本発明者は昭和58年12
月13日付で出願した特願昭58−234486号明細書に
記載の発明の名称「メモリアクセス制御装置」を
提案している。この提案したメモリアクセス制御
装置は、先頭要素のメモリ単位のアドレス情報、
たとえばバンクアドレスと、要素数とから先行し
てアクセスされるデータの最終要素のメモリ単位
のアドレス情報を求め保持し、引続いてアクセス
される後続データの先頭要素のメモリ単位のアド
レス情報と保持されている先行データの最終要素
のメモリ単位のアドレス情報との差から、後続デ
ータのアクセスを開始してから先行データの最終
要素のメモリ単位がアクセスされるまでのクロツ
クサイクル数を求め、メモリ単位のサイクル時間
とこの求まつたクロツクサイクル数を比較するこ
とにより、後続データのアクセスと先行データの
アクセスで同一のメモリ単位に対してメモリ単位
のサイクル時間内にアクセスされないために、先
行データのアクセス終了後、後続データのアクセ
スを開始するまでの待合せ時間を計算することに
より、複数要素から成るデータを高速に連続して
アクセスできるよう制御している。

〔発明が解決しようとする問題点〕

しかしながら上述したような従来のメモリアク
セス制御装置は、メモリ単位数が可変であるよう
な情報処理装置、たとえばあるメモリ単位で障害
が発生したような場合に障害を発生したメモリ単
位、または障害を発生したメモリ単位を含む複数
のメモリ単位を切離し、メモリを縮退した状態で
運転するような情報処理装置においては、メモリ
単位数によつて取扱うメモリ単位のアドレス情報
の差の範囲が異なり、求められた待合せサイクル
数が実際に必要な待合せサイクル数より大きくな
り性能低下の要因となつたり、あるいは実際に必
要な待合せサイクルより小さくなり、求められた
待合せサイクル数が無効となつてハードウエアの
使用効率が落ちるという欠点がある。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、互いに独
立にアクセス可能な複数のメモリ単位から構成さ
れ、メモリ単位順に番地付けがなされたメモリに
対して、それぞれがメモリ上に連続に配置される
１個以上の要素から成るデータのアクセスを制御
するメモリアクセス制御装置であつて、 データの要素数を供給する要素数供給手段と、
先頭要素のメモリ単位のアドレス情報を供給する
アドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
位のアドレス情報とから最終要素のメモリ単位の
アドレス情報を計算するアドレス情報計算手段
と、 該最終要素のメモリ単位のアドレス情報を保持
する保持手段と、 該保持手段に保持されている第１のデータの最
終要素のメモリ単位のアドレス情報と、前記第１
のデータに引続いてアクセスされる第２のデータ
の先頭要素のメモリ単位のアドレス情報との差を
計算する差計算手段と、 メモリ単位数を規定するモード信号によつて前
記差計算手段で計算されたアドレス情報の差を補
正する補正手段と、 該補正手段により補正されたアドレス情報の差
と、メモリ単位のサイクル時間情報とから、第１
のデータのアクセス要求の送出終了後、第２のデ
ータのアクセス要求の送出を開始しても、第１の
データのアクセスによつて使用状態になつている
メモリ単位が第２のデータのアクセスによつてア
クセスされないための時間間隔を計算する計算手
段を含むことを特徴としている。

〔実施例〕

以下、本発明の実施例について図面を参照して
詳細に説明する。

第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図である。図
において、本実施例のメモリアクセス制御装置
は、加算回路１、レジスタ２、減算回路３、ゲー
ト回路４、シフト回路５、減算回路６及びゲート
回路７から構成されている。

加算回路１は、結線１０１を介して供給される
データの先頭要素のバンクアドレスと結線１０２
を介して供給されるデータの要素数を加算し、こ
の加算結果から値“１”を減じてデータの最終要
素のバンクアドレスを計算し、結線１０３を介し
てレジスタ２に供給される。

レジスタ２は加算回路１の出力であるデータの
最終要素のバンクアドレスを保持し、その保持内
容は結線１０４を介して減算回路３に供給され
る。

減算回路３は、結線１０４を介して供給される
データの最終要素のバンクアドレスから結線１０
１を介して供給されるデータの先頭要素のバンク
アドレスを減じてそれらの差を計算し、結線１０
５を介してゲート回路４に供給される。ここで、
減算回路３に供給されるデータの最終要素のバン
クアドレスと先頭要素のバンクアドレスは、同一
のデータの最終要素および先頭要素のバンクアド
レスではなく、最終要素のバンクアドレスは先行
してアクセスされるデータの最終要素のバンクア
ドレスであり、先頭要素のバンクアドレスは最終
要素を含む先行のデータに引続いてアクセスされ
るデータの先頭要素のバンクアドレスであること
に注意されたい。

ゲート回路４は、結線１０５を介して供給され
る先行データの最終要素のバンクアドレスと後続
データの先頭要素のバンクアドレスとの差を、結
線１０６を介して供給されるメモリバンク数情報
によつてマスクし、結線１０７を介してシフト回
路５に供給される。本実施例では、メモリバンク
数は、256バンク、128バンク、64バンクの３通り
のモードがあると仮定し、256バンクの場合には
結線１０５で与えられる全ビツトが有効、128バ
ンクの場合には結線１０５で与えられる最上位ビ
ツトを“０”に抑止、64バンクの場合には結線１
０５で与えられる上位２ビツトが“０”に抑止さ
れるようゲート回路４では制御される。

シフト回路５は、結線１０７を介して供給され
る前記マスクされたバンクアドレスの差を、結線
１０８を介して供給される演算パイプライン本数
情報によつて右にシフトされて結線１０９を介し
て減算回路６に供給される。本実施例では、演算
パイプライン本数は４本，２本、１本の３通りの
モードがあり４本の場合は４要素、２本の場合は
２要素同時にアクセス可能であると仮定し、４本
の場合は右に２ビツトシフト、２本の場合は右に
１ビツトシフト、１本の場合はシフトしないとい
う制御をシフト回路５で行なう。

減算回路６は、結線１１０により供給されるメ
モリバンクサイクル時間情報から結線１０９を介
して供給されるシフトされたバンクアドレスの差
を減じ、結線１１１を介してゲート回路７に供給
される。

ゲート回路７は、結線１１１を介して供給され
る減算回路６の出力が負である場合、すなわち減
算回路６の符号ビツトが“１”の場合に減算回路
の出力を全ビツト“０”にし、結線１１２を介し
て出力され、結線１１２の値が待合せサイクル数
として得られる。

なお、本実施例では、メモリのバンク数は最大
256であるから、結線１０１，１０３，１０４，
１０５，１０７，１０９，および１１１はすべて
８ビツト幅である。また、データの要素数のとり
うる最大値は、演算パイプライン本数が４本の場
合は256、２本の場合は128、１本の場合は64と仮
定する。したがつて、データの要素数を供給する
結線１０２も８ビツト幅である。また、メモリの
バンクサイクル時間は16サイクルと仮定する。し
たがつて、メモリ・バンクサイクル時間情報を供
給する結線１１０も８ビツト幅で表わすこととす
る。

次に第２図、第３図及び第４図のタイムチヤー
トを参照して、本発明の一実施例の動作について
詳細に説明する。ここで、第２図は演算パイプラ
イン本数が４本、メモリバンク数が256の例、第
３図は演算パイプライン本数が２本、メモリ・バ
ンク数が256の例、第４図は演算パイプライン本
数が４本、メモリ・バンク数が128の例で、デー
タの要素数は、第２図および第４図においては先
行データ、後続データとも256、第３図において
は先行データ、後続データとも128である。

第２図の例において、先行データの先頭要素の
バンクアドレスを“０”、後続データの先頭要素
のバンクアドレスを“193”とする。まず、先行
データに対するアクセス要求が発せられると、結
線１０１を介して供給される先頭要素のバンクア
ドレス“０”と結線１０２を介して供給される要
素数“256”が、加算回路２で加えられ、さらに
値“１”が減じられてレジスタ２に取込まれる。
すなわちレジスタ２には先行データの最終要素の
バンクアドレス“255”が保持され、この値は後
続データに対するアクセス要求が発せられるまで
は保持される。

後続データのアクセス要求が発せられると、減
算回路３によつてレジスタ２に保持されている先
行データの最終要素のバンクアドレス“255”と
結線１０１を介して供給される後続データの先頭
要素のバンクアドレス“193”との差“62”すな
わち２進表示で“00111110”が計算される。

メモリバンク数が256の場合はゲート回路４で
は何の動作も行なわれず、演算パイプライン本数
が４本の場合はシフト回路５で２ビツトシフトさ
れるから、減算回路６には結線１０９を介して２
進表示で“00001111”すなわち値“15”が供給さ
れる。この値は、後続データのメモリに対するア
クセス要求の送出が開始されてから15クロツクサ
イクル後に先行データの最後のサイクルでアクセ
ス要求が送出されたバンクに対して、後続データ
の要素のアクセス要求が送出されることを意味す
る。

減算回路６は、結線１１０を介して供給される
メモリ・バンク・サイクル時間“16”から値
“15”を減じ、その差“１”を得る。この値“１”
は負数ではないからゲート回路７では何もされ
ず、結線１１２を介して待合せサイクル数として
出力される。すなわちこの例では１クロツクサイ
クル以上待合せれば先行データのアクセスと後続
データのアクセスとでバンクの競合はしない。

第２図を参照すると、後続データの１回目にア
クセスされるバンクの内、バンク１９３〜１９５
が使用状態になつているのはタイミングT₄₈ない
しタイミングT₆₃の16サイクルで、バンク１９６
が使用状態になつているのはタイミングT₄₉ない
しタイミングT₆₄のサイクルであるから、後続デ
ータのアククセスはタイミングT₆₅のサイクルよ
り後から開始すれば先行データのアクセスによつ
て使用状態になつているバンクにはアクセスされ
ない。先行データのアクセスが終了するのはタイ
ミングT₆₃のサイクルであるから、ちようどタイ
ミングT₆₄の１サイクル待合せて後続データのア
クセスを開始できる。

次に第３図の例において、先行データの先頭要
素のバンクアドレスを“128”、後続データの先頭
要素のバンクアドレスを“193”とする。第２図
の例と同様に、先行データに対するアクセス要求
が発せられると加算回路１において、結線１０１
を介して供給される先頭要素のバンクアドレス
“128”と、結線１０２を介して供給される要素数
“128”とから最終要素のバンクアドレス“255”
が計算され、レジスタ２に取込まれる。

引続いて後続データのアクセス要求が発せられ
ると、減算回路３により、レジスタ２に保持され
ている先行データの最終要素のバンクアドレス
“255”と結線１０１により供給される後続データ
の先頭要素のバンクアドレス“193”との差“62”
すなわち２進表示で“00111110”が計算される。

メモリ・バンク数は256であるから、ゲート回
路４では何もされない。また、演算パイプライン
本数は２本であるから、シフト回路５では減算回
路３で得られた先行データの最終要素のバンクア
ドレスと後続データの先頭要素のバンクアドレス
との差“62”が右に１ビツトシフトされ、減算回
路６には結線１０９を介して、２進表示で
“00011111”すなわち値“31”が供給される。

減算回路６は、結線１１０を介して供給される
メモリバンクサイクル時間“16”から値“31”を
減じ、“−15”を得てゲート回路７に供給される
が、負数であるため、ゲート回路７で“０”にさ
れて、結線１１２を介して待合せサイクル数とし
て出力される。すなわち、この例では先行データ
のアクセス終了後、待合せることなく後続データ
のアクセスを開始しても先行データのアクセスと
後続データのアクセスによるバンク競合は起きな
い。

第３図を参照すると、後続データの最初のサイ
クルでアクセスされるバンク１９３が先行データ
のアクセスにより使用状態になつているのはタイ
ミングT₃₂ないしタイミングT₄₇のサイクルで、
バンク１９４が先行データのアクセスにより使用
状態になつているのはタイミングT₃₃ないしタイ
ミングT₄₈のサイクルであるから、後続データの
アクセスはタイミングT₄₉のサイクルより後から
開始すれば先行データのアクセスとの間でバンク
の競合は起こらない。先行データのアクセスが終
了するのはタイミングT₆₃であるから、後続デー
タのアクセスは待合せることなくタイミングT₆₄
のサイクルから開始することができる。

最後に、第４図の例において、先行データの先
頭要素のバンクアドレスを“０”、後続データの
先頭要素のバンクアドレスを“65”とする。先行
データのアクセス要求が発せられると、加算回路
１において結線１０１を介して供給される先頭要
素のバンクアドレス“０”と、結線１０２を介し
て供給される要素数“256”から値“255”が得ら
れてレジスタ２に取込まれる。ここで、先行デー
タの最終要素のバンクアドレスは、メモリバンク
数が128であるため、128を法とする値“127”で
あるが、加算回路１およびレジスタ２は８ビツト
幅であるため、レジスタ２には値“255”が取込
まれる。

引続いて、後続のアクセス要求が発せられる
と、減算回路３において、レジスタ２に保持され
ている値“255”から結線１０１を介して供給さ
れる後続データの先頭要素のバンクアドレス
“65”が減じられ、その差“190”すなわち２進表
示で“10111110”がゲート回路４に供給される。

メモルバンク数は128であるから、ゲート回路
４では結線１０５を介して供給される８ビツトの
データの内、最上位ビツトを“０”にする。この
場合、減算回路３の出力“190”を、ゲート回路
４は最上位ビツトが“０”にされた２進表示
“00111110”、すなわち“62”としてシフト回路５
に供給される。又、演算パイプライン本数は４本
であるから、シフト回路５では結線１０７を介し
て供給される値“62”が右に２ビツトシフトさ
れ、値“15”が減算回路６に供給される。

第２図の例と同様に減算回路６は値“１”を出
力し、ゲート回路７からは結線１１２を介して待
合せサイクル数“１”が出力される。

第４図を参照すると、後続データの最初のサイ
クルでアクセスされるメモリバンクは、先行デー
タのアクセスによつてバンク６５〜６７はタイミ
ングT₁₆ないしタイミングT₃₁のサイクルおよび
タイミングT₄₈ないしタイミングT₆₃のサイクル
が、バンク６８はタイミングT₁₇ないしタイミン
グT₃₂のサイクルおよびタイミングT₄₉ないしタ
イミングT₆₄のサイクルがそれぞれ使用状態にな
つているから、後続データのアクセスはタイミン
グT₆₅のサイクルから開始すれば先行データのア
クセスによつて使用状態になつているバンクはア
クセスされない。先行データのアクセスはタイミ
ングT₆₃のサイクルで終了するから、タイミング
T₆₄の１サイクル待合せれば先行データのアクセ
スと後続データのアクセスとでバンクの競合は生
じない。

なお、先行データの先頭要素のバンクアドレ
ス、および後続データのバンクアドレスをそれぞ
れ“０”，“65”のままにして、メモリ・バンク数
を256とすると、ゲート回路４では、バンクアド
レスの差“190”がそのまま出力されるため、シ
フト回路５で右に２ビツトシフトされた値“31”
が減算回路６に供給され、結線１１２からは
“０”が出力され、待合せることなく後続データ
のアクセスを開始できることはこれまでの説明か
ら容易に確かめることができる。

なお、本実施例では、メモリバンク数が64の場
合については言及しなかつたが、これまでの説明
から、その動作については容易に理解できよう。

〔発明の効果〕

以上説明したように、本発明によれば、先行し
てアクセスされる第１のデータの最終要素のアド
レス情報と、第１のデータに引続いてアクセスさ
れる第２のデータの先頭要素のアドレス情報の差
を、メモリ単位数を規定するモード信号によつて
補正する補正手段を設けることにより、メモリ単
位数が可変であつても、第１のデータのアクセス
要求の送出終了後に第２のデータのアクセス要求
の送出を開始できるまでの時間間隔を極め細かく
計算でき、ハードウエア使用効率および実効性能
が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図、第２図、
第３図及び第４図はそれぞれ本発明の動作例を示
すタイムチヤートである。 １……加算回路、２……レジスタ、３……減算
回路、４……ゲート回路、５……シフト回路、６
……減算回路、７……ゲート回路、１０１〜１１
２……結線。

Claims (1)

1. 【特許請求の範囲】 １ 互いに独立にアクセス可能な複数のメモリ単
   位から構成され、メモリ単位順に番地付けがなさ
   れたメモリに対してそれぞれがメモリ上に連続に
   配置される１個以上の要素からなるデータのアク
   セスを制御するメモリアクセス制御装置であつ
   て、 データの要素数を供給する要素数供給手段と、 先頭要素のメモリ単位のアドレス情報を供給す
   るアドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
   位のアドレス情報とから最終要素のメモリ単位の
   アドレス情報を計算するアドレス情報計算手段
   と、 該最終要素のメモリ単位のアドレス情報を保持
   する保持手段と、 該保持手段に保持されている第１のデータの最
   終要素のメモリ単位のアドレス情報と、前記第１
   のデータに引続いてアクセスされる第２のデータ
   の先頭要素のメモリ単位のアドレス情報との差を
   計算する差計算手段と、 メモリ単位数を規定するモード信号によつて前
   記差計算手段で計算されたアドレス情報の差を補
   正する補正手段と、 該補正手段により補正されたアドレス情報の差
   と、メモリ単位のサイクル時間情報とから、第１
   のデータのアクセス要求の送出終了後、第２のデ
   ータのアクセス要求の送出を開始しても、第１の
   データのアクセスによつて使用状態になつている
   メモリ単位が第２のデータのアクセスによつてア
   クセスされないための時間間隔を計算する計算手
   段を含むことを特徴とするメモリアクセス制御装
   置。